在FPGA设计开发中，很多场合会遇到同一根信号既可以是输入信号，又可以是输出信号，即IO类型（Verilog定义成inout）。 对于inout型的信号，我们既可以使用FPGA原语来实现，也可以使用Verilog代码来实现。下面将介绍在Xilinx 7系列FPGA上两种实现方式的差别和注意点。 不管 ...
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2020-01-03 12:23:29
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飞象网讯（源初/文）上周，在 GTC19 大会期间，NVIDIA 加速计算产品管理总监 Paresh Kharya 对关于 GPU 相比 FPGA 的优势的问题时回答表示，GPU 在可编程上具备明显优势，整个开发时间更短。
他表示称目前做好一个 FPGA，整个编程时间就要几个月，而且还要在硬件层面对它进行编程。然而现在 AI 变化速度非常快，甚至更新是以分钟来计算的，所以必须要在软件端实
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2019-12-29 09:27:13
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燃气灶控制器的设计与实现 一、引述 本次实验所用可编程器件型号为MAXII EPM1270T144C5（其引脚表见本人另一博文，链接为 https://www.cnblogs.com/RDJLM/p/12075584.html），通过可编程实验板实现一个基本的模拟燃气灶。 二、设计课题的基本要求 1 ...
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2019-12-21 09:37:49
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第一次写博客，写博客的目的是为了将自己的学习过程记录下来，方便自己今后进行复习。最近在做一个视频采集压缩系统，现在正学习到了DDR2的配置，等系统调出来会将之前的部分记录下来。废话不多说,正文开始。 SRAM:异步静态随机存储器，一个SRAM单元由4-6个CMOS晶体管组成，数据只有在新的数据来或者 ...
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2019-12-19 16:05:14
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FPGA数据录取下来后，通过MALTAB仿真分析，数据提取代码如下： fileName = '1.csv'; Length = 2048;%录取长度 fd = fopen(fileName, 'r'); s = fgets(fd); data = zeros(40, Length); %40为抓取的 ...
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2019-12-17 00:07:14
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[FPGA]Verilog 60s秒表计时器 1.引述 这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。 2.分频模块 我们要实现一 ...
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2019-12-15 16:24:00
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配置内存控制器 SDRAM编程配置 2440内存控制器共有13个寄存器。 BANK0 BANK5只需要设置BWSCON和BANKCONx(x为0～5）两个寄存器； BANK6、BANK7外接SDRAM时，除BWSCON和BANKCONx（x为6、7）外，还要设置REFRESH、BANKSIZE、MR ...
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2019-12-11 19:41:55
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Xilinx Vivado 提供了上板后的FPGA逻辑分析，信号视图显示等功能。 需要注意，上板后查看信号需要重新综合，并且需要耗费一定的片上布局布线资源。 1. 添加debug信号 可以对模块端口或者wire 变量进行debug信号提取，只要在verilog代码前面添加：(* MARK_DEBUG ...
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2019-12-06 21:17:01
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前言 如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，Icarus Verilog 显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows+Linux+M ...
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2019-12-03 23:36:41
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1、前言 DDR的全称为Double Data Rate SDRAM，也就是双倍速率的SDRAM，SDRAM在一个CLK周期传输一次数据，而DDR在一个CLK周期传输两次数据，分别在上升沿和下降沿各传输一次数据，该概念称为预取，在描述DDR速度的时候一般使用MT/s单位，也就是每秒多少兆次数据传输。 ...
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2019-12-01 11:54:09
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