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1、打开Quartus II 11.0,新建一个工程,File -> New Project Wizard…,忽略Introduction,之间单击?Next>?进入下一步。分别设置工程工作目录、工程名称。这里需要注意的是工程工作目录中请使用英文,不要含有空格等,否则在后面使用Nios II IDE的时候会出现问题。设置好后如图1所示。然后进行下一步。这里工程命名为lab2_led
2、添加已经存在的文件,这里没有需要添加的文件,直接单击?Next>?进入下一步。进行器件设置。使用的是?Cyclone IV家族的?EP4CE6E22C8芯片,选择好后直接进入下一步。进行EDA工具设置,由于工程中不进行仿真等,故不进行设置,如果需要进行ModelSim仿真,则在Simulation行中,选择Tool Name?为ModelSim-Altera(这里根据所安装的ModelSim版本进行选择),Format(s)选择为Verilog HDL(这里也是根据所掌握的硬件描述语言进行选择)。点击?Next>?,进入了Summary(摘要)页面,然后单击?Finish?完成即可。
3、新建?Block Diagram/Schematic File?(方块图/原理图文件)。单击?File -> New..,选择Design Files中的Block Diagram/Schematic File,单击OK即可。
Nios II Processor、
JTAG UART、
System ID Peripheral
EPCS Serial Flash Controller
Sdram controller
pio
这6个模块。首先熟悉一下?Qsys?的界面。左面Component Library,是系统提供的元件库,里面有一些构成处理器的常用模块。右面是已经添加到系统的模块,也就是说,Nios II?软核处理器是可以定制的,根据具体需要来。在Component Library中搜索Nios II Processor,双击即可进行配置。首先需要选择的是Nios II?核心的类型。Nios II?软核的核心共分成三种,为e型、s型以及f型。e型核占用的资源最少,功能也最简单,速度最慢。s型核占用资源其次,功能和速度较前者都有所提升,f型核的功能最多,速度最快,相应的占用资源也最多,选择的时候根据需求和芯片资源来决定,这里选择s核。然后单击?Finish,结束当前配置。
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重命名为sdram;
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重命名如下:
然后片内存储器sdram的s1和处理器nios2的data_master和instruction_master相连。
JTAG调试模块jtag_uart的avalon_jtag_slave和处理器nios2的data_master相连。
系统ID模块sysid_qsys的control_slave和处理器nios2的data_master相连。
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设置led_pio的输出端口,并重命名端口名;
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双击Block1.bdf的空白处,打开Symbol对话框。选择project
单击右下角的MegaWizard Plug-In Manager…,进入宏模块调用界面。
选择Creat a new custom megafunction variation,单击?Next>?进入下一步,在What name do you want for the output file下面的地址后面添加输出文件的名称PLL。然后在右侧搜索框中搜索ALTPLL,选中即可,这一步主要为系统添加时钟模块,然后单击?Next>进入下一步。
弹出ALTPLL设置对话框,这里在?General栏目的What is the frequency of the inclk0 input?地方,将时钟更改为50MHz。
接着按照以下流程进行设置:
接着一直默认设置,一直next到一下窗口,点击Finish。
这时会弹出一个Quartus II IP Files对话框,单击Yes完成即可,不需要进行任何操作。然后单击Symbol对话框中的OK即可,然后将模块放在Block1.bdf中即可。
双击打开Symbol对话框,在Name中and2,添加与门。
点击选择要添加引脚的模块,右击,选择generate pins for symbol ports。
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对引脚进行重命名,如下所示:
首先,进行编译,然后采用脚本文件进行配置,toolsàtcl scripts;
设置AS配置器件EPCS4
设置双用引脚;
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原文地址:http://www.cnblogs.com/logic3/p/5228855.html