码迷,mamicode.com
首页 > 系统相关 > 详细

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之enhanced coding styles

时间:2016-05-09 09:40:55      阅读:220      评论:0      收藏:0      [点我收藏+]

标签:

1.ANSI style 的代码比较紧凑。

技术分享

 

下面规范推荐,比较好

 

技术分享

 

下面是带有parameter的module header的完整规范

技术分享

 

 

一般1bit ,大家都是wire signal1 = gen_signal1_logic; 这种写法。似乎也不是直接assign signal1=gen_signal1_logic,不声明wire signals;。

技术分享

 

 

个人一般就用always@(*),觉得带个()这样1.易于跟seq的统一2.易于看到*。

技术分享

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之enhanced coding styles

标签:

原文地址:http://www.cnblogs.com/chip/p/5472610.html

(0)
(0)
   
举报
评论 一句话评论(0
登录后才能评论!
© 2014 mamicode.com 版权所有  联系我们:gaon5@hotmail.com
迷上了代码!