verilog小程序——上电自动复位

module    rst(

    input        wire　　　　　　　　　　clk,
    input        wire　　　　　　　　　　rst_in,
    
    output　　　　wire　　　　　　　　　　rst_n
);
    wire　　　　　　　　　　　　　　　　　 buf_rst_n;
    reg                [26:0]         cnt = 27‘d0;
        
    localparam    CNT          　　　  =20‘d550_000;        
               ///11ms if need a long time please set
    
    assign    buf_rst_n = (cnt == CNT - 1‘b1) ? 1‘b1 : 1‘b0;
    assign    rst_n = buf_rst_n || rst_in;
        
    always @ (posedge clk)begin
        if (cnt < CNT - 1‘b1)
            cnt <= cnt + 1‘b1;
        else
            cnt <= cnt;
    end
endmodule