const list = [ { type: 'shop', momey: 223 }, { type: 'study', momey: 341 }, { type: 'shop', momey: 821 }, { type: 'transfer', momey: 821 }, { type: 's ...
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2021-07-05 19:06:57
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简介 递归的算法很巧妙. 算法思想: 判断递归终止条件 将链表划分成两部分 进行递归判断左右 将返回的两部分头结点, 进行有序合并 返回 头结点 code /** * Definition for singly-linked list. * struct ListNode { * int val; ...
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编程语言 时间：
2021-06-10 17:32:08
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import turtle turtle.width(20) turtle.color("red") turtle.circle(50) turtle.penup() turtle.goto(150,0) turtle.pendown() turtle.width(20) turtle.color( ...
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2021-05-24 12:47:05
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JSON.parse() 方法用于将一个 JSON 字符串转换为对象,如 var str = '{"name":"LeonWu","age":"18"}' JSON.parse(str); //结果为一个Object // age: "18"; // name: "LeonWu"; JSON.str ...
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2021-05-24 09:28:32
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python unintest单元测试框架提供了一整套内置的断言方法。 1. 如果断言失败，则抛出一个AssertionError,并标识该测试为失败状态。 2. 如果成功，则标识该测试为成功状态。 但存在一个缺点，测试用例中含有多个断言时，一个断言失败，抛出异常，后续断言不再继续执行，也就无从知道 ...
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2021-04-22 15:35:52
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LeetCode148 排序链表 题目 给定链表的头结点head，返回排序后的链表，按照由小到大的顺序。 案例1 输入：head = [4,2,1,3] 输出：[1,2,3,4] 分析 使用归并排序，先找出中间节点（快慢指针：快指针每次走两步，慢指针每次走一步，当快指针走到链表最后，慢指针所在的位置 ...
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编程语言 时间：
2021-04-10 13:34:31
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RTL(Register transfer Level)级和综合(Synthesize)的概念 在之前我们已经谈过，HDL语言有五个层次：系统级，行为级，RTL级，门级，晶体管级。而我们主要也是在RTL级使用Verilog语言。 RTL正如它名字说的那样，主要描述的是寄存器到寄存器之间逻辑功能的实现 ...
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2021-04-07 10:56:44
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程序架构: 主控状态机程序设计: `include "../rtl/head.v" module msfm( local_wdata ,//1、Avalon总线 写数据 32bit local_rdata ,//2、Avalon总线 读数据 32bit local_write ,//3、Avalon ...
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2021-03-31 12:00:50
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作为引子，首先来看一段描述（内容引用自@Dr. Pong P. Chu的书籍之《FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC》的书籍说明部分），该段介绍了SystemVerilog对比Verilog在RTL ...
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2021-03-26 15:13:28
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机器配置及其他说明 物理机 无线网卡: rtl8723be 操作系统: kali 2020.4 U 盘所在路径：/media/root/kali 网络配置的路径: /etc/network/interfaces apt conf 路径: /etc/apt/apt.conf.d/ network-ma ...
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2021-02-16 12:45:57
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