类class 对象oject 类是将相同的个体抽象出来的描述方式，对象是实体。 面向对象的三要素：封装，集成，多态 类的定义核心即使属性的声明和方法定义。 在验证的世界： 激励生成器：生成激励的内容 驱动器：将激励以时序的形式发送到DUT 检测器：检测信号并且记录 比较器：比较数据 验证环境的不同组 ...
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2021-06-02 20:39:29
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checker肩负了模拟设计行为和功能检查任务。 功能： 缓存从各个monitor手机到的数据。 ton过比较器检查实际收集到的DUT输出端口数据是否同reference module（参考模型）产生的期望数据一致。 对于设计的内部的关键功能模块，也有相应的线程独立的检查。 检查工程中可以将检查成功 ...
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2021-06-02 18:25:42
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作为引子，首先来看一段描述（内容引用自@Dr. Pong P. Chu的书籍之《FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC》的书籍说明部分），该段介绍了SystemVerilog对比Verilog在RTL ...
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2021-03-26 15:13:28
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1. 下载安装iVerilog 2. 在VSCode中安装插件"Verilog-HDL/SystemVerilog/Bluespec SystemVerilog support for VS Code" 3. 下载ctags，解压后存放在合适的位置，拷贝文件夹中"ctags.exe"的路径，后面需要 ...
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2021-03-17 14:51:16
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《SystemVerilog验证-测试平台编写指南》学习 - 第3章 过程语句和子程序 3.1 过程语句 3.2 任务、函数以及void函数 3.3 任务和函数概述 3.4 子程序参数 3.4.1 C语言风格的子程序参数 3.4.2 参数的方向 3.4.3 高级的参数类型 3.4.4 参数的缺省值 ...
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2020-07-21 09:47:25
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SystemVerilog 编写FSM 题目 SystemVerilog实现 仿真 # SystemVerilog 编写FSM 题目 SystemVerilog实现 module ExampleFSM ( input logic clk , input logic reset , input log ...
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2020-07-04 17:17:45
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《SystemVerilog验证-测试平台编写指南》学习 - 第2章 数据类型 2.1 内建数据类型 2.2 定宽数组 2.2.1 声明 2.2.2 常量数组 2.2.3 基本的数组操作 -- for和foreach 2.2.4 基本的数组操作 -- 复制和比较 # 《SystemVerilog验证 ...
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2020-06-28 00:16:39
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tinyalu_pkg.sv package tinyalu_pkg; typedef enum bit[2:0] {no_op = 3'b000, add_op = 3'b001, and_op = 3'b010, xor_op = 3'b011, mul_op = 3'b100, rst_op ...
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2020-02-26 18:54:24
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一、熟悉Linux环境下Questasim EDA Tool及GUI交互操作: 1.Questasim简介： Questasim是由Mentor Graphics公司推出的一款功能强大的仿真工具，支持System C，Verillog，SystemVerilog以及VHDL等硬件描述语言 。它是Mo ...
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2020-02-09 23:45:25
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1、背景 （1）验证一个设计的步骤： 生成输入激励，捕捉输出响应，决定对错和进度 （2）连接设计和测试平台 信号连接：SystemVerilog已经扩展了传统的reg类型，可以像wire那样用来连接模块，它的新名字为logic，logic不能多驱动。 使用信号连接极易出错。 接口：接口可以看作是一捆 ...
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2020-02-04 17:15:37
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