我们将使用sipeed公司设计的tang permier开发板进行开发学习 这款开发板使用了国产EG4S20芯片 拥有2万多个逻辑门单元 价格仅100多，极具性价比 可以在上面跑riscv开源架构cpu核心 完全够用 IDE我们使用官方的安路TD软件 详细安装过程可去sipeed文档上查看 与开发程 ...
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2021-06-13 10:13:37
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环境配置好后就正式进入verilog的学习了 先从最简单的点灯开始 我会向你们介绍最基础的数据类型和语法规则 仍然是从我们熟悉的界面开始 转到顶层模块 start中 首先，verilog都是以模块为单位进行编程 模块以 “module” “endmodule” 作为界限 如图既是定义一个模块star ...
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2021-06-13 10:12:36
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编译突然无法通过： Error (10054): Verilog HDL File I/O error at ...: can't open Verilog Design File "G:/..." 提示的是一个头文件，解决办法： 在文件位置拷贝一个副本，然后将原文件删除，再将副本改为原文件名即可！ ...
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2021-06-09 10:37:10
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整形器的接口时序： reg，grant是维持了两个clk的。 chid ，length在发送数据期间不可以变化。 第一个data数据必须在start上升沿的同一个clk发送。 reg，grant两者之间至少相差一个clk。 grand表示自己的内存足够存储要求数据的长度的空间。表示的数据包能够接受。 ...
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2021-06-02 18:04:06
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USB2.0IP设计 最近，在学习USB2.0IP的设计，其中包含了CRC校验码的内容，之前学习千兆以太网曾经用到过CRC32校验（https://www.cnblogs.com/Xwangzi66/p/14185143.html），CRC详细原理可见括号的链接，今天则从怎么用工具快速生成Veril ...
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2021-06-02 15:06:59
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RTL(Register transfer Level)级和综合(Synthesize)的概念 在之前我们已经谈过，HDL语言有五个层次：系统级，行为级，RTL级，门级，晶体管级。而我们主要也是在RTL级使用Verilog语言。 RTL正如它名字说的那样，主要描述的是寄存器到寄存器之间逻辑功能的实现 ...
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2021-04-07 10:56:44
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作为引子，首先来看一段描述（内容引用自@Dr. Pong P. Chu的书籍之《FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC》的书籍说明部分），该段介绍了SystemVerilog对比Verilog在RTL ...
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2021-03-26 15:13:28
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1. 下载安装iVerilog 2. 在VSCode中安装插件"Verilog-HDL/SystemVerilog/Bluespec SystemVerilog support for VS Code" 3. 下载ctags，解压后存放在合适的位置，拷贝文件夹中"ctags.exe"的路径，后面需要 ...
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2021-03-17 14:51:16
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上期答案 [168] 同步复位和异步复位之间有什么区别？如何使用verilog进行同步复位和异步复位建模？ 上电以后，使用复位进行状态设定为一个确定状态。如果对复位在时钟的边沿进行采样，那么就是同步复位。如果不依赖于时钟边沿进行复位采用，则为异步复位。 下面的代码为同步复位 always @ (po ...
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2021-03-17 14:24:33
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问题一 在这个程序下： //d=a+b //out=d+c always @(posedge Clk or negedge Rst_n) begin if(!Rst_n) out = 2'b0; else begin d <= a + b; out <= d + c; end end 问题：出现了o ...
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2021-03-15 11:35:38
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