我们之前介绍了如何使用Modelsim SE进行仿真和利用do文件的仿真方法，但是其中待仿真的模块是我们自己编写的Verilog模块，但是在实际工作中，我们的设计中会经常用到FPGA厂商给我们提供的现成模块—IP核，这些模块我们看到不到源代码，只知道IP核的端口信息，当我们要仿真的时候，同样要向Modelsim提供这些IP核的信息，而FPGA厂商也会给我们提供相应的IP核的编译库文件，我们如果设计...
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2016-04-22 19:51:08
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该ip用于实现点FFT的变换，
实现的数学类型包括：
A) 定点全精度
B) 定点缩减位宽
C) 块浮点
每一级蝶型运算后舍入或者取整。对于N点运算，FFT还是逆FFT，scaling策略以及循环前缀的长度是运行时可配置的，可随帧改变，改变变换点数会复位FFT ip核。
有四种可选择的FFT的实现架构：
1） PipelinedStreaming...
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2016-04-20 00:41:04
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本章我们介绍仿真环境搭建是基于Modelsim SE的。Modelsim有很多版本，比如说Modelsim-Altera，但是笔者还是建议大家使用Modelsim-SE，Modelsim-Altera实际是针对Altera 的OEM版本，它事先将Altera的一些IP核仿真库添加到了工具中，但功能上... ...
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2016-04-05 21:28:11
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学习目的： （1） 熟悉SPI接口和它的读写时序； （2） 复习Verilog仿真语句中的$readmemb命令和$display命令； （3） 掌握SPI接口写时序操作的硬件语言描述流程（本例仅以写时序为例），为以后描述更复杂的时序逻辑电路奠定基础。 学习过程： 【SPI的相关知识】 ① SPI的...
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2016-03-09 01:35:56
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本文由远航路上ing 原创，转载请标明出处。 这节笔记记录IP核的生成以及参数设置。 先再IP库里下载安装Framebuffer 的ipcore 并安装完毕。 一、IP核的生成： 1、先点击IP核则右边会出现生成对话框： 按箭头指示顺序进行设置：要设置生成ip核的路径（可以新建一个文件夹ipcore
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2016-02-28 11:00:54
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打开vivado工程后，发现右上角如下图所示：重新编译这两个ip核后，对整个工程synthesis，工程报错[Synth 8-729] Failed to open './.Xil/Vivado-4460-WIN-QGJR3VNA4GQ/realtime/tmp/25F5B000.rtd.strap...
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2016-02-17 22:17:40
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在证书文件中添加一段:FEATURE 6AF7_0012 alterad 2035.12 permanent uncounted E75BE809707EVENDOR_STRING="iiiiiiiihdLkhIIIIIIIIUPDuiaaaaaaaa11X38DDDDDDDDpjz5cdddddd...
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2016-01-13 12:41:20
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在manaul mode中选择PLL PLL的输入时钟可以是全局时钟，也可以是普通IO引脚。1.PLL的输入时钟是全局时钟的情况。 pll_xx pll_xx ( .clkin ( clkin ), .clkout ( clkout ));其中clkin为全局时钟输入，在IP核中的设置...
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2015-12-13 00:37:42
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在用DCM这个IP核时，它的输入时钟为全局时钟引脚输入，输出有两种情况，第一，可以直接接在全局时钟引脚；第二，可以通过ODDR2原语接在普通IO引脚；说下第二种是怎么用的； DCM DCM_INST ( .CLKIN ( CLKIN ), .CLKOUT ( clkout_w));如果c...
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2015-12-12 21:33:54
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最近在玩Altera的FPGA，当我用Quartus II自带的IP核生成ROM时，出现了各种问题，于是在网上各种查资料，终于解决了我的问题。这里做一下小结，方便自己日后查阅。Quartus II 和ISE在仿真和初始化时有些些区别，这里简要介绍一下二者的初始化和仿真步骤：1、用Quartus II...
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2015-12-12 01:42:59
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