WHEN (simple and selected) It is one of the fundamental concurrent statements (alongwith operators and GENERATE). It appears in two forms: WHEN / EL.....
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2015-05-20 23:36:46
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VHDL code is composed of at least3 fundamental sections: 1) LIBRARY declarations: Contains a list of all libraries to be used in the design. Forexamp...
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2015-05-06 21:01:33
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D-Flip-Flop with async reset or set 1 library IEEE; 2 use ieee.std_logic_1164.all; 3 4 entity FFD is 5 generic 6 ( 7 ResetVal : st...
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2015-04-30 17:27:47
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VHDL Type Cast and Conversion FunctionsThe picture below illustrates how to convert between the most common VHDL types.
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2015-04-25 00:05:48
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http://www.21ic.com/app/eda/201308/189781_1.htm由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年，可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集。又由于HDL的可综合性研究近年来非常活跃，可综...
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2015-04-23 19:13:34
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信庭团队具备嵌入式操作系统(Vxworks、Linux、uC/OS-II、WindowsCE 5.0/6.0 )工程实践经验，从事过CPLD/FPGA (使用VHDL硬件编程语言) 、MCU (AT89S52)、DSP (TI F2407/C5402/F28335)、CKCORE (Motorola IS1526)、PowerPC(Freescale MPC8540)、ARM .........
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2015-04-04 06:53:46
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1.package 定义及从package中导入定义（***） verilog中，对于变量、线网、task、function的声明必须在module和endmodule之间。如果task被多个module引用呢？verilog用include解决，systemverilog借用VHDL的packag...
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2015-03-30 22:39:49
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公司里用Questa Sim做仿真，其实跟ModelSim差不多，总结常用的命令如下。1 启动vsim -gui2 编译 --VCOMvcom [-2008 | -2002 | -93 | -87] Choose VHDL 2008, 2002, 1993, or 1987 [-explici...
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2015-03-20 18:20:54
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用的一些基本的库文件，有些端口自己不想用，恰巧好二哥(不知年龄的数字组组长，本名Holger)，于是请教之，告曰open关键词。后来深感自己VHDL水平太水，下了一本电子书恶补语法。明白了open，顺带了port mapping> chapter 10, 10.4现摘录如下，Two ways to ...
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2015-03-04 06:15:13
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传输延迟就是最容易理解的从输入变化到输出变化之间的延迟。对应语法是transport例如 b <= transport a after 20ns惯性延迟考虑了电容效应，即如果输入是（相对）窄的脉冲的话将被忽略，不会反应到输出。例如 Z<= X after 20ns如果X有个小于20ns的脉冲（即20...
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2015-02-27 10:07:05
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