System Verilog Assertion是非常好的验证方法，通过SVA可以显式描述需要验证的电路逻辑，并且仿真工具可以在仿真的过程中自动输出波形出错信息，从而替代传统的看波形调试方法，提高前端设计验证效率。 RTL代码结构 `ifdef SVA module m_sva(input wire
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2016-02-18 19:35:32
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GPIO库的核心功能，当然就是操作GPIO了，GPIO就是“通用输入/输出”接口，比如点亮一个LED、继电器等，或者通过iic spi 1-wire等协议，读取、写入数据，这都是GPIO的用处，可以说没有GPIO，树莓派只能当小电脑用，有了GPIO，就升级成一个控制器了。先来说说怎么操作一个数字量（...
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2016-01-03 18:20:15
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import wiringpi2 as gpio owpin=8 #第8脚为1-wire脚 def getval(owpin): tl=[] #存放每个数据位的时间 tb=[] #存放数据位 gpio.wiringPiSetup() #初始化wiringpi库 gpio.pinMode(owpin,...
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2016-01-03 14:58:08
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import wiringpi2 as gpioowpin=8 #第8脚为1-wire脚def getval(owpin): tl=[] #存放每个数据位的时间 tb=[] #存放数据位 gpio.wiringPiSetup() #初始化wiringpi库 gpi...
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2016-01-03 14:55:50
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verilog中，一般input默认为wire型，output信号可以是wire型，也可以是reg型（在always或initial中被赋值）；inout是双向信号，一般将其设为tri型，表示其有多个驱动源；测试脚本编写步骤：1、例化 2、激励 3、结果在测试脚本中，input—>reg ...
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2015-12-23 17:47:56
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Introduction to the WinPcap Networking Libraries use wire shark or fiddler
正常DP。。 f[i][j]表示前i个电线杆，把第i个电线杆高度改为j的最少总费用。设原来电线杆高度为h[] f[i][j]=min{ f[i-1][k]+C*|j-k|+(j-h[i])^2，（k>=h[i-1],j>=h[i]） } 直接上的话复杂度是O(n*100*1...
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2015-12-22 22:47:56
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通过添加注释说明，使SignalTap可以观察到wire与reg值
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2015-12-21 23:38:51
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Description最近，Farmer John的奶牛们越来越不满于牛棚里一塌糊涂的电话服务 于是，她们要求FJ把那些老旧的电话线换成性能更好的新电话线。 新的电话线架设在已有的N(2 #includeusing namespace std;int n,c,h,le,f[2][101],i,j,x...
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2015-12-15 21:09:59
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使用两个计数模块分别计数，得到两个波形进行基本与或操作完成。直接贴出代码部分如下。 1 module div_freq( 2 iCLK, 3 iRST_n, 4 oCLK 5 ); 6 7 input wire iCLK; 8 inpu...
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2015-12-10 15:07:48
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