No.1 Verilog HDL程序结构 1. Verilog 描述硬件的基本设计单元是模块 module 2. 复杂的电子电路构建主要是通过模块之间的相互连接调用来实现的，在Verilog中将模块包含在关键字 module endmodule之间。 3. Verilog中的模块类似于C语言中的函数 ...
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2019-07-29 00:35:22
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“没有什么难处是通过增加一个状态机不能够解决的，如果不行，那就俩。。” 在实现某种功能时，若感觉该功能的各种可能状态间的切换太绕了，此时，增加几个状态机往往能使思路变得清晰，功能的实现也就简单明了了。 造成此种现象的原因是由于原本要实现的功能包含了各个相互联系的小功能，这些功能又是具有相关性的，若要 ...
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2019-07-24 13:13:56
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integer signed fid_out1,fid_out2; initial begin fid_out1 = $fopen("dataout_i.txt","w"); fid_out2 = $fopen("dataout_q.txt","w"); end always @(posedge c ...
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2019-07-20 13:12:23
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第二种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法。 小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首 ...
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2019-07-12 09:27:26
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域间数据传递之域外为慢速数据 域外慢速数据可以用事件来同步，具体参展王贞炎老师的《FPGA应用开发和仿真》4.5.4节。 这里给出一种Verilog实现方式。 sync_data.v `timescale 1ns/100ps module sync_data ( parameter NUM_OF_B ...
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2019-07-05 16:39:50
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首先 然后填充好自己写的代码 之后save as 存到自己的文件夹 会自动弹出 配置 Assignments settings 之后第一次编译 成功后processing start start testbench template writer 之后去保存的文件下，下面有一个simulation文 ...
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2019-07-02 00:24:34
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一.准备工作 先看看书（《计算机原理与设计 Verilog HDL版》），搞懂一点原理。然后照着书上的代码写一写（用8.4的就可以了，不用8.6的）。 注意mux2x32，mux4，cla32等可以用单周期的mux，alu。 （cla32就是个加法器，） 然后dffe32在书上前几章也有。 pipe ...
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2019-07-02 00:22:46
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为了方便生成准确的mif数据，以实现特定的透明效果。使用Photoshop将网上下载的Logo修改颜色，保存大小为120*120像素，如图1所示。 图1 ps修改后的Logo 使用Pic2mif软件，将图像转换为彩色（8色）mif文件，得到的是3位位宽，深度为14400的mif数据。以此定制ROM， ...
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2019-06-26 13:23:04
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OO终章 OO完结，这个课程比我想象得要肝，看来暑假得养老了。 感谢各位老师，各位助教带来的全新窝窝，游戏体验良好。 不过，也有遗憾，所以谁能告诉我BUG修复界面长啥样？？ OO无伤过 感谢wsb，lsj，shh，xcb，hdl，zyy，lyt，xsy，wjyi，zt几位巨佬的帮助。 10198 l ...
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2019-06-23 22:51:32
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Table of Contents 1. drawers 2. blocks 3. footnotes 4. tables 4.1. 创建 4.2. 命令 1 drawers C-c C-x d 不能包含headline 和 drawer 2 blocks <s RET 源代码 function() ...
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2019-06-20 18:57:31
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