转眼间我都工作三个年头了，这两年多时间我一直从事着FPGA测试工作，从一开始的懵懂无知，到现在的些许理解，我想记录和分享我对FPGA测试的理解。 之所以选择在博客园写这样，是我发现在这里阅览文章不需要钱。技术的发展少不了推陈出新，国家的发展少不了技术保密与分享。让我这蝼蚁也献一点绵薄之力吧！ 201 ...
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2019-06-20 17:31:19
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最初开始学FPGA的时候，是2012年，先把别人带上FPGA的路，然后自己又不怎么玩FPGA。没想到最后还是要靠FPGA吃饭，在通信行业做FPGA。 晚上忽然想起来了之前的园子，就回园子看看。感觉一切都那么熟悉，还是5年前的样子，连灰尘都没有擦，还是以前那个简陋的小房子，记录着之前学习的点点滴滴。 ...
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2019-06-19 23:29:33
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博主是搞是个FPGA的，一直没有真正的研究过以太网相关的技术，现在终于能静下心学习一下，希望自己能更深入的掌握这项最基本的通信接口技术。下面就开始搞了。一、OSI参考模型 & ...
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2019-06-19 20:10:13
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开篇体会; Xilinx的ZYNQ系列FPGA是二种看上去对立面的思想的融合，ARM处理器的串行执行+FPGA的并行执行，着力于解决大数据处理、人工智能等复杂高性能算法处理。 新的设计工具的推出，vivado HLS，更加注重嵌入式系统的系统级建模，通过HLS工具，用户只需要编写C语言代码，就可以让 ...
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2019-06-18 09:21:37
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Verilog语言和软件语言不一样，有些时候理所当然的编写，也没有报语法错误，可是功能就是不对。唉，把遇到的坑都记在本篇博客吧。 1. initial begin...end里面不能有always，如果非要在里面达到always的效果，那用forever就行了。 2. reg [3:0] a=4'd ...
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2019-06-14 12:42:27
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以EP4CE6E22I7为例，设计FPGA最小系统。 程序存储设计 一般使用EPCS4I8N： FPGA_DATA0：13 FPGA_DCLK ：12 FPGA_nCS：8 ASDO：6 时钟 待续 ...
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2019-06-09 22:12:14
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FPGA基础入门篇(四)——边沿检测电路 一、边沿检测 边沿检测，就是检测输入信号，或者FPGA内部逻辑信号的跳变，即上升沿或者下降沿的检测。在检测到所需要的边沿后产生一个高电平的脉冲。这在FPGA电路设计中相当的广泛。 没有复位的情况下，正常的工作流程如下： （1）D触发器经过时钟clk的触发，输 ...
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2019-06-04 19:35:50
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在数字系统中，各模块应采取尽量采取寄存输入和寄存输出，主要有以下优点： 1.模块化清晰（特别是寄存输出） 2.提高系统最高工作速率 3.有利于整个系统和单个模块分别进行静态时序分析 输入电路 dina,dinb对应芯片的输入引脚 always @(negedge rst or posedge clk ...
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2019-05-20 21:17:16
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模块划分概述 模块划分，顾名思义是指模块的划分。但是，明德扬提出的模块划分，是广义的“模块划分”。后续所提及的“模块划分”，不单单指模块的划分，还包括模块划分好后，模块的端口及模块之间数据流向的确定。5.1.1 模块划分原则明德扬的模块划分原则有两条：原则一：一个功能一个模块。按功能划分模块是模块划 ...
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2019-05-20 10:26:42
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一、CRC原理。 CRC校验的原理非常简单，如下图所示。 其中，生成多项式是利用抽象代数的一些规则推导出来的，而模2加（也就是异或），是对应于有限域的除法。 二、CRC算法。 那么在FPGA当中，也有好几种算法。 1、比特型算法。 这种算法，跟手算的差不多，一个时钟周期处理一个bit，速度慢，但消耗 ...
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2019-05-15 14:21:53
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