1. 时钟资源概述 时钟设施提供了一系列的低电容、低抖动的互联线，这些互联线非常适合于传输高频信号、最大量减小时钟抖动。这些连线资源可以和DCM、PLL等实现连接。每一种Spartan-6芯片提供16个高速、低抖动的全局时钟资源用于优化性能；这些资源可以背Xilinx工具自动地使用，即使时钟频率相....
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2014-09-12 18:54:13
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自己写的，通过测试，就是不知道符不符合规范，请各位斧正 设计思路，首先根据硬件电路，可知控制器需要有3个输出口进行驱动595，分别是移位时钟、串行数据输入、并行数据输出 另外控制器还需提供 时钟、复位端口和供使用者操作的并行数据输入端口。 根据芯片手册 使用12M的时钟频率； 三根控制线之间的时序如...
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2014-09-10 17:30:40
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PcpCPU参数详解
1.主频
主频也叫时钟频率，单位是MHz，用来表示CPU的运算速度。CPU的主频＝外频×倍频系数。很多人认为主频就决定着CPU的运行速度，这不仅是个片面的，而且对于服务器来讲，这个认识也出现了偏差。至今，没有一条确定的公式能够实现主频和实际的运算速度两者之间的数值关系，即使是两大处理器厂家
Intel和AMD，在这点上也存在着很大的争议，我们从Intel...
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2014-08-27 11:00:27
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CDC（不同时钟之间传数据）问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和异步时钟域。这里要注意，同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相位相同的时钟才是同步时钟域。异步时钟域的两个时钟则没有任何关系。这里假设数据由clk1传向clk2。
单bit传输时，同步时钟域因为频率和相位关系都是已知的，可以推导的，所以不需要采用额外的硬件电路...
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2014-08-17 20:00:33
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在高速电路中，工程师常常建议在高速总线上加33Ω串联电阻，理由有三：
用于阻抗匹配可以降低电压波动与振铃效应，减小信号边沿陡峭程度，减少高频噪声及过冲也方便调试
我在调试DSP6713访问SDRAM总线时，使用时钟频率50MHz。
第一个PCB版本使用0Ω串联电阻，测试SDRAM没有问题，但第二版PCB使用0Ω发现EMIF的时钟波形出现异常，读取SDRAM数据也出错。出错...
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2014-07-22 23:04:53
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1 相对于ASIC，FPGA是耗电器件，不适合超低功耗设计技术。
2 在CMOS技术中电路的动态功耗与门和金属引线的充放电有关，电容消耗电流的一般方程为
I=V* C*f
V 是电压，对于FPGA来说是一个定值。C 电容与直接被触发的门的数量以及连接这些门的布线长度有关，频率f直接与时钟频率相关。所以降低功耗都要以降低C， f入手。...
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2014-07-22 00:30:38
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硬件多核时代的软件业以前计算能力的提升一直在摩尔定律的指引下，沿着提升ＣＰＵ时钟频率这条道路前进，从初期的几十ＭＨｚ到如今的几ＧＨｚ。但是，进入２００２年以 来，ＣＰＵ提升主频的困难越来越大，因为主频的提升带来了散热和功耗的大幅增加等问题。几年前，英特尔和ＡＭＤ都调整了研究方向，开始研究在同一ＣＰＵ...
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2014-07-06 22:13:04
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//主功能接受：使用MCU STM8S105C6 的PWM通道2 PC2 来做呼吸灯 已经验证OK，呵
呵，这个PWM设置刚开始用还是有点麻烦，因为是自己摸索，花点时间，还是攻克了
。
//所用子函数都是调用STM8S的库函数stm8s_tim.c 中的。
宏定义：
//分频宏
//计数器的时钟频率(fCK_CNT)等于fCK_PSC/( PSCR[15:0]+1)。
#define TIM...
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2014-05-21 15:35:55
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1.有i2c的芯片，一般有i2c的地址选择。检查地址选择是否正确，地址是多少。SCL和SDA上面是否有上拉电阻。芯片的地址是几位的。I2c的时钟频率也是必须设定的一个方面。工作速率一般有100K和400K两种，而且里面寄存器一般为一个byte.I2c出错时，需要测量一下i2c
bus上是否真的有信号
2.有时钟的芯片，搞清楚时钟采用的是那种时钟，晶振还是RTC。一般芯片为了方便使用，可...
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2014-05-18 03:52:41
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