l 仿真 从逻辑分析HDL代码所描述电路的正确性，因为不涉及到考虑门延时和线延时，所以仿真速度很快，其主要测试点在逻辑，如使用testbench文件进行仿真，就是功能仿真。 考虑门延时参数和单元连接线后的仿真，仿真更接近真实应用情况。 注意： 在进行HDL代码编写的时候，我们要有这样的认识，功能仿真 ...
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2018-11-20 21:45:08
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当使用千兆网phy芯片，并且使用的gmii 接口。 仅用于测试千兆网phy芯片能不能通信正常。 在实际应用千兆网的过程中，需要实现arp协议，这样的话，才可以和上位机进行通信。 ...
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2018-11-15 21:13:23
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https://mp.weixin.qq.com/s/jLUz757FQZjMEYzYb2AIww MOS6502是简单，但是曾经相当流行的一款CPU。网上有很多模拟程序可供学习使用。这里使用一个较为精简的Verilog项目，介绍MOS6502这款CPU的运行机制，然后使用jchdl进行模拟。 参考 ...
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2018-11-13 22:11:48
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参数新数据对象是用来定义常量的，它可以提升verilog hdl代码的可读性和维护性。 verilog hdl支持参数有两种，普通参数和局部参数。普通参数在模块例化时可以从新赋值，局部参数在模块例化时不能从新赋值。参数值更改可以通过defparam语句实现。 Verilog中可以用关键字parame ...
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2018-11-11 17:59:32
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001. 画出CMOS反相器的电路原理图。 衬底的连接问题。PMOS衬底接电源，NMOS衬底接地 002. 反相器的速度与哪些因素有关？什么是转换时间（transition time）和传播延迟（propagation delay）？ 反相器的速度与哪些因素有关。 （1） 电容（负载电容、自载电容、 ...
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2018-11-10 14:59:59
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https://mp.weixin.qq.com/s/qTgeBF9N0mx5UK3xWDb3jg jchdl对Verilog做了增强，增加了用户自定义结构体类型。使用自定义结构体，可以对输入和输出接口进行分类，并简化模块输入输出接口的定义。 参考链接 https://github.com/wjcd ...
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2018-11-10 12:57:02
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之前的项目中更多的是有师兄提供经验和帮助，追求的是快速上手，所以不管对于硬件电路设计，还是verilog电路编程，甚至是FPGA内部的资源，都没来得及系统地学习，最近在做算法到电路的实现，正好系统学习，将感悟记于此，如有错误，欢迎指出、讨论。 一、关于时钟引脚 FPGA芯片一般有好几组时钟引脚 CL ...
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2018-11-04 19:33:56
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由于笔者在自己设计CRC模块时遇到很多问题，在网上并未找到一篇具有实际指导意义的文章，在经过多次仿真修改再仿真之后得到了正确的结果，故愿意在本文中为大家提供整个设计流程供大家快速完成设计。本文章主要针对具体的实际应用给出一套亲测可行的实现办法，给出设计代码并提供仿真结果，供各位参考。 一.CRC概述 ...
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2018-11-02 00:14:27
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之前的项目中更多的是有师兄提供经验和帮助，追求的是快速上手，所以不管对于硬件电路设计，还是verilog电路编程，甚至是FPGA内部的资源，都没来得及系统地学习，最近在做算法到电路的实现，正好系统学习，将感悟记于此，如有错误，欢迎指出、讨论。 一、关于时钟引脚 FPGA芯片一般有好几组时钟引脚 CL ...
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2018-11-01 13:40:06
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目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in ...
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2018-10-31 20:05:03
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