ZYNQ的自定义IP 1、实验原理 在vivado中可以将自己写的verilog模块封装成IP核，并入bd设计，有效地提高了PS到PL的设计内联能力。同时，这部分的学习可以将verilog的基础知识转移到嵌入式设计中。所以，这是一个基本的能力。 2、实验操作 一、创建工程 这一步根据自己的开发板选型 ...
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2020-05-14 13:28:00
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基于quartus学习 1、学习目标 quartus是altera的FPGA设计软件，用起来的感觉要比xilinx快。这里可以使用其完成各种基本的设计（就是不使用非必须IP核），一些基础的实验都可以在这个上面完成。目标就是利用一块开发板，完成verilog语法部分的验证（这是另外一部分的学习，有时候 ...
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2020-05-13 20:25:12
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今天准备在ISE14.7中调用PLL的IP核，搞一下时钟的分频和倍频。可在我做好pll的IP核后，我直接用ise生成了一个仿真文件，只需要修改下例化模块名和加一个时钟就行勒。 问题：但怎么在ISE14.7中调用Modelsim勒？ 百度找了很多资料发现，要想调用：首先得先对ISE编译库进行编译。然后 ...
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2020-05-13 19:53:49
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问题：Xilinx FPGA时钟IP核的最低频率为4.687MHz，那要如何实现一个256KHz的时钟呢？ 方法：可实例化一个4.96MHz的时钟，然后16倍分频即可。 注意：4.96MHz采用16倍分频，与40.96MHz采用160倍分频，效果上虽然一样，但是，其他各类IP核的时延却不一样，需要注 ...
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2020-04-23 20:48:56
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赛灵思官方提供了cordic(coordinate rotational digital computer) ip核实现直角坐标极坐标变化，三角函数的操作。我介绍下它进行反正切求解的使用： 新建个简单工程：bd如下 进行ip设置，选择运算位反正切后，ip端口回自动变为上图，再引出2个总线和时钟，xi ...
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2020-04-03 00:38:47
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在设计项目的时候，系统时钟通常只有一个，而在工程应用中经常用到各种频率的时钟，这时候就要对系统时钟进行分频或者倍频以满足工程需求。 1、时钟分频两种方法： 1) PLL IP核：频率之间是否成整数比均可，可分频可倍频 2) Verilog 编写代码：频率之间得成整数比，仅可分频 在作为时钟使用的时候 ...
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2020-03-12 17:12:24
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上一节中，记录到了ddr控制器的整体架构，在本节中，准备把ddr控制器的各个模块完善一下。 可以看到上一节中介绍了DDR控制器的整体架构，因为这几周事情多，又要课设什么的麻烦，今天抽点时间把这个记录完了，不然以后都忘了DDR该咋去控制了。 从本次实验的整体功能模块可以看出，最终我们只需要用户操作的信 ...
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2019-12-29 20:31:20
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之前完成了 IP 核的读、写控制，但是无论是读还是写，每次都只能发送一次命令和一次突发的数据，也就是说在读或者写的过程中，当再来一次读或者写的命令时，我们的控制器是没有办法执行的，为了解决掉这个问题，我们可以加存储器将没有办法及时执行的命令和数据缓存起来，当本次操作结束后，可以从缓冲器内取下一次需要 ...
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2019-12-23 18:47:01
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最近学习了DDR3控制器的使用，也用着DDR完成了一些简单工作，想着以后一段可能只用封装过后的IP核，可能会忘记DDR3控制器的一些内容，想着把这个DDR控制器的编写过程记录下来，便于我自己以后查看吧，哈哈哈，闲话少说开始工作。这个DDR3控制器分两节内容吧，第一节就是MIGIP核的简单介绍和生成这 ...
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2019-12-15 22:06:05
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一、项目目的 用户端的写、读控制主要功能需要按照FIFO IP核能够接受的逻辑，编写对应的逻辑功能，因此该控制器的输出应该按照FIFO IP核的时序进行。 1、用户写控制器实现 下面先对写控制器进行分析。FIFO IP核预留的写端口主要包括两个FIFO接口，其中一个可以缓存数据，另外一个可以缓存命令 ...
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2019-11-12 09:36:30
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