STM32CUBEMX忘记配置sys中的debug导致程序只能下载一次的问题 问题现象：使用STM32CubeMX生成工程后，使用SWD下载，第二次无法下载。 问题所在：使用STM32CubeMX生成的工程，使用SWD下载，需要配置。 必需进行如下配置：SYS debug--Serial Wire ...
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2020-06-02 11:40:08
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verilog之wire和reg 1、区别 wire为线，reg为寄存器。至少初期这两个名词的意思是这样的。wire在电路设计中指代的就是某个点的逻辑值，而reg则指代某个寄存器输出的逻辑值。这个理解可以覆盖大部分的使用。而不在这一范围内的就是使用always写组合逻辑。这时的reg具备的只有语法意 ...
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2020-05-19 18:48:03
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短训练序列 Verilog代码 module short_generator( input wire FFT_CLK, input wire RESET, input wire SHORT_ACK, output reg [7:0] SHORT_RE, output reg [7:0] SHORT_ ...
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2020-05-15 23:00:30
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理解和运用MAXIM IBUTTON产品中的循环冗余校验(CRC) 摘要 : 全部1-Wire®器件，包括iButton®器件，都具有唯一的8字节注册码，储存在只读存储器(ROM)中。该注册码在1-Wire总线上用作唯一的网络地址。为确保数据通信的完整性，每个注册码的一个字节是一个DOW CRC字节 ...
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2020-04-20 16:23:23
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1 wire基本概念 这是美国的达拉斯半导体公司推出的一项特有的单总线（1 wire）技术。该技术与别的总线不同， 它采用一根信号线，既可以传输时钟，又可以传输数据，而且数据传输是双向的。 因此该总线技术具有线路简单，硬件开销少，成本低廉，便于总线扩展和维护等优点。该技术适用于单主机系统，能够控制一 ...
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2020-04-04 22:22:17
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http.request.method==GET vuin= 抓取QQ信息 数据链路层： 筛选mac地址为04:f9:38:ad:13:26的数据包 eth.src == 04:f9:38:ad:13:26 筛选源mac地址为04:f9:38:ad:13:26的数据包 eth.src == 04:f ...
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2020-02-19 19:27:15
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1、背景 （1）验证一个设计的步骤： 生成输入激励，捕捉输出响应，决定对错和进度 （2）连接设计和测试平台 信号连接：SystemVerilog已经扩展了传统的reg类型，可以像wire那样用来连接模块，它的新名字为logic，logic不能多驱动。 使用信号连接极易出错。 接口：接口可以看作是一捆 ...
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2020-02-04 17:15:37
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先简单介绍一下ILA（Integrated Logic Analyzer）生成方法。这里有两种办法完成Debug Core的配置和实现。 方法一、mark_debug综合选项+Set Up Debug设定ILA参数。 1、在信号（reg或者wire）声明处加mark_debug选项，方法如下： // ...
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2020-01-03 23:23:20
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本文主要总结汽车信息安全相关的攻击研究和实例。（持续更新中） A Tire Pressure Monitoring System Case Study 2010 [1] Tire Pressure Monitoring Systems (TPMS) are the first in car wire ...
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2019-12-08 01:27:35
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Xilinx Vivado 提供了上板后的FPGA逻辑分析，信号视图显示等功能。 需要注意，上板后查看信号需要重新综合，并且需要耗费一定的片上布局布线资源。 1. 添加debug信号 可以对模块端口或者wire 变量进行debug信号提取，只要在verilog代码前面添加：(* MARK_DEBUG ...
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2019-12-06 21:17:01
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