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2014-06-09 23:32:22
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对这个课程有兴趣的朋友可以加我的QQ2059055336和我联系
本课程主要是介绍Oracle RAC体系结构与工作机制，了解并掌握RAC数据库下的相关技术，如：cache Fusion、 Failover、load balance、FAN、OCR和Voting disk等，通过VMWARE虚拟环境，实践演练RAC数据库的安装部署、RAC数据库日常性能监控、备份和恢复、实例增加和删除以...
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2014-06-08 17:07:35
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5年前写的站, 当时是在apache下写的error page, 换了nginx后, 404页面直接跳到了500 服务器内部错误.
只需要在配置
try_files 的时候指定一下就可以了
我的是debian, 在/etc/nginx/site-available/default 里面location /
server{
location / {
try_fi...
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2014-06-08 17:01:43
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直接消耗包括: CPU寄存器需要保存和加载, 系统调度器的代码需要执行, TLB实例需要重新加载, CPU 的pipeline需要刷掉。
间接消耗：多核的cache之间得共享数据。间接消耗对于程序的影响要看线程工作区操作数据的大小。...
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2014-06-08 16:42:43
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密码管理一直是运维中安全管理的一部分，CacheGroup管理用户密码的修改虽然不复杂，但是对于生产来说，修改不完善比较容易引发故障。这里介绍一下CacheGroup管理用户密码的修改，便于入门的兄弟学习。
1、在主备节点修改sys.odbc.ini配置文件
$ cd $TT_HOME/info
$ vi sys.odbc.ini
[$DSN]
OracleNetServiceName=...
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2014-06-08 15:53:41
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数据块在buffer cache存放是以linked list方式存放的。当一个session想要访问/修改buffer cache的block,首先需要通过hash算法检查该block是否存在于buffer cache中，检查相同的SQL语句是否存在于library cache中也是通过hash算法实现的。要判断block是否存在于buffer cache中，就需要扫描linked list(此处都是串行的，不能并发)，获取block的信息。而扫描linked list必须获得一个latch，防止并发对l...
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2014-06-08 15:31:26
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当CPU访问某个地址，会首先将访问请求发给L1D内存控制器，如果在L1D cache或L1D SRAM（CPU直接访问L1D内存）中命中，则L1D内存控制器就向CPU直接返回访问内存，如果没有命中则需要L2内存控制器请求…
这样当CPU访问的地址是空地址（NULL）或者是DSP中reserved（DSP没有开放使用的内存地址）的地址，在L1D内存控制器中就会检测到CPU非法地址访问，就会通过L1...
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2014-06-08 15:26:04
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对于TIC66x DSP，每个corePac的L1D内存（包括cache与SRAM）大小为32k字节。L1D内存控制器把32k字节的内存分为16个页，每页大小为2k字节，与之对应的是L1D内存控制器实现了16个寄存器（L1DMPPA16~31，见下图）用于一对一定义16个页的访问权限（设置是否允许当前CPU以及哪些外设访问和设置访问权限）。
而在TI C66x DSP的corePac文档中有这一...
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2014-06-08 15:19:52
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tomcat启动报错,无法创建 bean listenerStatusChangeDealHandler, no queue 'STOCK.NOTIFY_CHANGE.INTER.CACHE.QUEUE' in vhost
从启动日志来看，有时候仅会看到内存泄漏，而没有与queue相关的日志，很容易走错方向。
按照
http://blog.csdn.net/wangjunjun2008/a...
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2014-06-08 10:54:17
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最近在实际的项目中碰到这样的问题:
嵌入式系统DDR (RBC row, bank, columne), 每块1Gbit816, 两块由片选决定读写其中的一块.
Memory controller通过AXI连接在SOC中.
1.
在I-CACHE没有使能的情况下, 通过MC访问DDR有三路TRAFFIC, 分别是取指令, CPU刷/写FRAME BUFFER, DMA取/读FRAM...
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2014-06-08 08:58:15
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