闲鱼是个好东西，两套CycloneⅡ的开发板只要40，关键还是包邮。虽然说产品升级了N代了，不过这个价格就算拆件也值了。板子框图、实拍图如下： 下午收了快递。晚饭前后马上动手进行测试，卖家原来说的有一块检测不到的，人品爆发两块板子的fpga都可以检测到！ 从外观上看板子有缺件见下，周一回实验室补齐。 ...
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2018-12-24 16:22:40
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作者：九章子 来源：CSDN 原文：https://blog.csdn.net/jiuzhangzi/article/details/79471365 有的项目需要远程更新固件，更新完成后断电、重启即可。那远程更新是如何实现的呢？用的最多的应该是以太网或者自定义的局域网为主，当然还可以使用pcie、 ...
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2018-12-22 01:28:54
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如何在DE0中設定Qsys加入4MB Flash設定步驟: 步驟1. 先在Qsys中加入Generic Tri-State Controller。其設定如圖1及圖2所示。 圖1 基本設定 圖2 Module Assigments 在signal Timing設定上 步驟2.再加入Tri-State ...
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2018-12-21 13:19:22
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最近准备开始潜心学习快速和高效的时序收敛设计了，突然想就把整个学习过程做成一个博客系列吧，虽然想想就很激动（技术狗就这么点出息……），但希望坚持下来。 这篇做个目录或者索引，不断向其中添加学习内容。 前言 如何快速、高效地使时序收敛是很多FPGA工程师都要面临的一个问题。这时，大家可能都会想到ug9 ...
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2018-12-19 17:06:36
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组合逻辑与时序逻辑 组合逻辑电路：任意时刻电路输出的逻辑状态仅仅取决于当时输入的逻辑状态，而与电路过去的工作状态无关。 时序逻辑电路：任意时刻电路输出的逻辑状态不仅取决于当时输入的逻辑状态，而与电路过去的工作状态有关。 在电路的结构上，时序逻辑电路肯定包含有存储电路，而且输出一定与存储电路的状态有关 ...
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2018-12-17 20:08:15
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reference：https://www.cnblogs.com/qishui/p/5428938.html 博主是搞是个FPGA的，一直没有真正的研究过以太网相关的技术，现在终于能静下心学习一下，希望自己能更深入的掌握这项最基本的通信接口技术。下面就开始搞了。 一、OSI参考模型 今天我们先学习 ...
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2018-12-17 11:41:37
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1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端 ...
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2018-12-08 11:21:56
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【根索引】 【索引】FPGA相关 背景 由于FPGA器件选型为Lattice的，所以由之前熟悉的ISE切换到Diamond，目前还在不断适应中，有些过程体会，记录下来供参考。按开发流程，讲一些常用的特性进行对比，列举如下： IP Core管理 Diamond初次见面的坑 内建逻辑分析仪（俗称抓波形） ...
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2018-12-07 23:28:32
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最近在做FPGA毕业设计，毕业设计规划的是摄像头采集图像，经过均值滤波，中值滤波，高斯滤波，然后通过VGA接口控制显示器显示出来，所以最近学习了一下FPGA的VGA驱动的相关内容。 VGA接口 如上图所示，VGA接口一共15针，分为3*5。 主要使用的信号线是上面的5根线，行同步信号，场同步信号和R ...
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2018-12-04 21:09:09
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一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布局布线了，打开Device布局图才开始有兴 ...
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2018-11-28 15:33:49
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