在单片机中,负跳变指平由高电平变成低电平的过程，也叫下降沿，高脉冲就是正脉冲，给一个上升沿。 负跳变指令检测它前面的逻辑状态。如果上个程序扫描周期是1，本周期是0，则它后面的逻辑状态在本周期的剩余扫描时间内为1， 该指令仅在一个扫描周期内有效。 高脉冲即从逻辑0变化到逻辑1再变化到逻辑0，如此便是一 ...
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2017-04-28 13:44:39
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Part 1,功能定义： 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作(高电平有效)由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。FIFO是英文First In ...
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2017-04-23 13:48:31
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有些电路我需要使用高电平输出有效，但是通电自动复位时单片机IO口会有短时间输出高电平导致继电器误动作怎么办？程序中要求高电平输出有效的我已经将它置位低电平。 解决方案51单片机复位期间，IO口呈高电平状态，万一IO口控制的设备是使用高电平触发的话，在复位的瞬间会造成设备触发。解决方法： 1、把MCU ...
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2017-04-18 14:29:15
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对于stm32来说，输入捕捉模式有两种： 普通输入捕捉模式：经常用来测量脉冲宽度和频率，例如测量脉冲宽度，TIM5_CH1来捕获高电平脉宽，首先先设置输入捕获为上升沿触发，然后记录下发生上升沿时TIM5_CNT值。再然后，设置捕获信号为下降沿，在下降沿到来的时候，记录下此时的TIM5_CNT值。这样 ...
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2017-04-04 01:10:37
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这一次还是接在 Cemera 上。用 中断引脚 EINT20 也就是 GPG12. 之前焊的 51 板子上有一个红外接收器。 请注意了，是 标准的 NEC 码规范：首次发送的是9ms的高电平脉冲，其后是4.5ms的低电平，接下来就是8bit的地址码（从低有效位开始发），而后是8bit的地址码的反码（ ...
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2017-04-03 23:08:14
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PGOOD管脚为开漏输出管脚，如果输出电压超出调节范围（输出电压不在需要输出的电压的正负10%范围内时）或者探测到故障的时候，该管脚被拉低，输出电压正常时该管脚输出高电平。 此处的探测到故障请问是何含义呢？一般有哪些情况可以举下例子吗》谢谢 ...
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2017-03-30 11:45:38
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（V3-FPGA学院教你学习FPGA） 基于FPGA的跨时钟域信号处理——亚稳态 基于FPGA的跨时钟域信号处理——亚稳态 什么是亚稳态？ 所有数字器件（例如FPGA）的信号传输都会有一定的时序要求，从而保证每 个寄存器将捕获的输入信号正确输出。为了确保可靠的操作，输入寄存器的信号必须在时钟沿的某段 ...
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2017-03-18 23:49:08
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GPIO（General Purpose I/O Ports）意思为通用输入/输出端口，通俗地说，就是一些引脚，可以通过它们输出高低电平或者通过它们读入引脚的状态-是高电平或是低电平。 GPIO口一是个比较重要的概念，用户可以通过GPIO口和硬件进行数据交互(如UART)，控制硬件工作(如LED、蜂 ...
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2017-03-11 16:01:48
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I2C总线的通信过程(见图4-8)主要包含三个主要阶段：起始阶段、数据传输阶段和终止阶段。 1. 起始阶段 在I2C总线不工作的情况下，SDA(数据线)和SCL(时钟线)上的信号均为高电平。如果此时主机需要发起新的通信请求，那么需要首先通过SDA和SCL发出起始标志。当SCL为高电平时，SDA电平从 ...
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2017-03-01 22:39:24
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PS：可以转载，转载请标明出处：http://www.cnblogs.com/IClearner/ 前面说了CMOS器件，现在就接着来聊聊锁存器跟触发器吧，下面是这次博文要介绍的主要内容： ·双稳态器件 ·锁存器常见结构 ·锁存器的应用 ·触发器 ·触发器的建立时间和保持时间 1、双稳态器件 双稳态 ...
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2017-02-26 08:15:32
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