本文主要介绍HDL语言中常用的逻辑强度模型,并且以Verilog示例为主,最后介绍VHDL中常用的各种逻辑值系统.Verilog中提供了大量的模型用于模拟具体的硬件电路,例如and,or,nmos等,同时为了更加精确的模拟具体的电路信号强弱变化情况、信号的传输、充放电等行为,依据信号的逻辑强度模型, ...
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2018-07-29 13:00:10
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有符号数相加要把位宽补齐再加（verilog-1995） 若为verilog-2001，可直接用signed关键字 其实对于硬件，没有符号这么一说，都是二进制数。使用verilog-1995写法更通用。 ...
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2018-07-28 16:49:09
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FPGA跨时钟域处理方法 文章主要是基于学习后的总结。 1. 时钟域 假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。 2. 亚稳态 触 ...
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2018-07-27 22:23:48
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采用线性逼近法结合32段线性查找表的方式来实现1/z的计算。 首先将1/32-1/64的定点化数据存放到ROM中，ROM中存放的是扩大了2^20 次方的数字四舍五入后的整数部分。n值越大，精度越大，误差越小。这里取n=20； ROM中存储的数据是1/（32+i）*2^20的四舍五入的整数部分。 32 ...
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2018-07-27 21:04:51
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1 预处理1.1 读取预训练网络用read_dl_classifier方法读取一个预训练网络，其中Halcon提供的预训练网络有："pretrained_dl_classifier_compact.hdl"和"pretrained_dl_classifier_enhanced.hdl"。1.2 读取... ...
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2018-07-27 12:08:40
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在学习一门技术之前往往应该从它的编程语言入手，比如学习单片机时，往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到 ...
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2018-07-19 10:49:23
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HLS工具 以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或verilog,相比于纯人工使用vhdl实现图像算法，该工具综合出的代码的硬件资源占用可能较多，但并没有相差太大（见论文： ...
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2018-07-18 19:05:44
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在进行验证已编写过的模块时，我们往往需要一些随机的测试方法来检测隐藏的漏洞。sv相比于verilog而言，在随机化上则是非常有力，有许多关于随机化的操作。===================================================一 随机数据：一般而言随机化的操作都是需要封装成为类的。class Bus;
rand
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2018-07-17 18:09:50
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在verilog中每当遇到复杂的模块时，我们都不得不书写一长串端口声明，稍有不慎就会写错，并且难以检查。但在systemverilog中，接口interface则是避免了这个问题。下面的代码是对一个一位加法器的验证，使用了接口。`timescale 1ns / 1ps
interface if_port( input bit c
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2018-07-17 16:32:25
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一.DDS的原理 直接数字频率合成器（DDS），功能是通过输入频率输入字从而实现改变输出信号的频率的功能，它所利用的原理就是虽然对于一段正弦信号来说其幅度值是非线性的，但是其相位的值却是线性增加的，如下图所示：DDS的核心公式便脱颖而出 公式中N代表的是频率字输入的位数，当位数越大的时候输出的频率的 ...
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2018-07-17 10:48:48
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