付汉杰 hankf@xilinx.com 1. Introduction 2. Vivado project 3. FSBL 4. C Application 5. C++ Application 6. Create boot file 6.1. Example of bootgen.bif 7. ...
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2020-03-27 12:35:17
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在我实际涉及的项目中，基本没有遇到多周期路径约束的情况，所以之前关注的不多，为了巩固基本知识，借此梳理这个约束。 1. 目的 目的就是说什么时候需要用到多周期约束？ Vivado、TimeQuest等时序引擎默认是按照单周期关系分析数据关系的，即数据在发起沿发送，在捕获被捕获，发起沿和捕获沿相差一个 ...
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2020-03-14 14:29:14
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版本信息： Vivado：2016.4 Linux：Ubuntu16.4 ZYNQ：xc7z020 1. Vivado下搭建好AXI Ethernet框架后（参考xapp1082），建议现在裸机环境下创建LWIP工程测试硬件的连通性，不过LWIP有时候也偶有bug，尤其在多个AXI Ethernet ...
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2020-02-27 01:05:36
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*本文是对Xilinx官方教学视频部分内容的提炼和简单整理 原视频地址：http://v.elecfans.com/video/ysp-v2.html 1 HLS视频库与OpenCV OpenCV是可以直接在ARM架构上运行的计算机视觉库，但是在FPGA上不能直接处理。 在HLS中对OpenCV的开 ...
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2020-02-24 10:05:45
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为了使设计人员能够快速集成ST-DDR4支持，该过程从Xilinx Vivado开发环境中生成的现有8Gb DDR4 SDRAM-2666存储器接口生成器（MIG）开始
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2020-01-21 09:26:06
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先简单介绍一下ILA（Integrated Logic Analyzer）生成方法。这里有两种办法完成Debug Core的配置和实现。 方法一、mark_debug综合选项+Set Up Debug设定ILA参数。 1、在信号（reg或者wire）声明处加mark_debug选项，方法如下： // ...
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2020-01-03 23:23:20
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1- matlab 与 vivado 读取ila/csv文件 2- matlab与questasim 1) matlab生成数据，questasim读取 matlab存储（以25位有符号定点数为例）： 最高位为符号位，data归一化*0.99*(2^24 - 1)，取整，并转化为对应进制， 2）qu ...
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2019-12-28 09:31:28
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1 # 2 # Vivado Non-Project Flow 3 # 4 set DESIGN "top" 5 6 # 7 config_webtalk -user off 8 9 # 10 proc read_filelist {filelist} { 11 global hdl_list 12... ...
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2019-12-15 18:53:54
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2019年12月14日10:13:45 打算花一些精力，搭建数字化样机模型。 首先是希望实现的效果：1）技术修改可以更快捷；2）功能对接可以更灵活；3）可以尽可能提前规避工程应用风险；4）方便版本管理与技术传承。 打算采用的工具： 1）WIN8.1系统，因为用了很久，不打算更换。 2）VIVADO ...
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2019-12-14 13:31:52
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Xilinx Vivado 提供了上板后的FPGA逻辑分析，信号视图显示等功能。 需要注意，上板后查看信号需要重新综合，并且需要耗费一定的片上布局布线资源。 1. 添加debug信号 可以对模块端口或者wire 变量进行debug信号提取，只要在verilog代码前面添加：(* MARK_DEBUG ...
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2019-12-06 21:17:01
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