在Verilog中，parameter既不属于变量范畴也不属于线网范畴，经常用来定义一个标志符代表一个常量，所以参数的值在仿真运行的过程中不能进行修改。但是通过使用参数，可以提高程序的可读性、可复用性和可维护性。目前常用的参数主要分为两大类：module参数（parameter和localparam ...
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2018-05-25 23:29:31
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在使用Verilog建模组合逻辑时，经常会使用“@*”的方式实现将进程中素有输入信号隐含加入到敏感信号列表中。但是如果该进程中包含对函数的引用时，尽管使用“@*”，综合前后的仿真结果还是有出现不一致的情况。本文将对此进行示例说明。 1 问题示例 Verilog中可以在always后使用“@*”来代替 ...
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2018-05-24 21:55:38
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前段时间有点忙，都快吧blog的事情忘了，尽量更新吧。 写了一个Enums的类，想把所有的Enum都放进去，目前有： 那个Respond是给MassageCenter回应消息用的。 还有Item类： 暂时就想到这些属性，顺便加了个更新Icon的。 因为是自己一个人做，就没管那些GET SET，嫌麻烦 ...
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2018-05-20 18:24:55
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转行IT初学者关于oracle数据库整理第一次安装数据库的时候都是按照操作步骤一步一步进行安装，并没有对操作步骤产生过怀疑或者为什么要这么进行操作？2017年12月8日再次阅读安装操作说明书的时候有了新的理解，所以就用微博给记录下来，方便自己以后查看：1、用浏览器访问数据库的时候选择http://l ...
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2018-05-20 18:18:59
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0 丑话说在前边 RHS：运算符（= or <=）右侧的表达式 LHS：运算符（= or <=）左侧的表达式 竞争（Race Condition）：在同一仿真时间槽（time-slot）多条语句同时执行顺序不同时可能产生不同的执行结果的情况。 建议规则一：模拟组合逻辑时使用阻塞赋值。 建议规则二：在 ...
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2018-05-19 13:03:47
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在使用Verilog进行数字设计或者构建验证平台时,如果连接模块端口的线网或变量的宽度与端口定义的宽度不一致,在进行仿真时将有可能出现逻辑功能与期望不一致的情况，本文将对此类情况进行示例分析。 首先，在IEEE 1364-2001中，模块的端口对于信号的传输类似于连续赋值语句对于信号的传递，因此，对 ...
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2018-05-18 14:25:28
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import turtle turtle.setup(600,400,0,0) turtle.bgcolor('red') turtle.color('yellow') turtle.fillcolor('yellow') def mygoto(x,y): turtle.penup() turtle... ...
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2018-05-16 22:44:39
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import turtle turtle.setup(600,400,0,0) turtle.bgcolor('red') turtle.color('yellow') turtle.fillcolor('yellow') def mygoto(x,y): turtle.penup() turtle ...
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2018-05-16 22:36:00
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import turtle turtle.setup(600,400,0,0) turtle.bgcolor('red') turtle.color('yellow') turtle.fillcolor('yellow') def mygoto(x,y): turtle.penup() turtle ...
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2018-05-16 22:30:39
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import turtle turtle.setup(600,400,0,0) turtle.bgcolor('red') turtle.color('yellow') turtle.fillcolor('yellow') def mygoto(x,y): turtle.penup() turtle ...
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2018-05-16 22:28:57
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