一、概念 建立时间和保持时间都是针对触发器的特性说的。 时序图如下：建立时间（Tsu：set
up time）
是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间。保持时间（Th：hold...
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2014-05-14 04:04:58
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一、时钟树STM32有4个时钟源：1）HSE（高速外部时钟源）
外部晶振作为时钟源，范围为4~16MHz，常取为8MHz2）HSI（高速内部时钟源） 由内部RC振荡器产生，频率为8MHz，但不稳定3）LSE（低速外部时钟）
以外部晶振作为时钟源，主要供给实时时钟模块，一般用32.768KH...
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2014-05-10 23:34:44
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前言
系列文章：[传送门]
生活逐渐规律，按时睡觉。今天写博客，明天补时间看会书。慢慢的时间很珍惜 我很喜欢！
时钟就像个循环体，我们将它融入生活。
正文
循环对象的并不是随着Python的诞生就存在的，但它的发展迅速，特别是Python 3x的时代，循环对象正在成为循环的标准形式。
灵活的循环方式
（我晚饭后爱...
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2014-05-10 03:31:57
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前言 系列文章：[传送门]
生活逐渐规律，按时睡觉。今天写博客，明天补时间看会书。慢慢的时间很珍惜 我很喜欢！ 时钟就像个循环体，我们将它融入生活。正文
循环对象的并不是随着Python的诞生就存在的，但它的发展迅速，特别是Python 3x的时代，循环对象正在成为循...
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2014-05-10 03:04:04
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在verilog中，如果对于一个寄存器可能同时有两个时钟clk对其进行操作，为了防止读写冲突，需要做如下简单处理
clk_f( fast时钟)和clk_s(slow时钟)
clk_s对寄存器time_cnt进行写操作，
clk_f对寄存器time_cnt进行读操作，
所以当clk_f边沿读取time_cnt的值得时候，time_cnt可能正是clk_s对寄存器写的时候，从而造成c...
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2014-05-09 22:11:02
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1：打开Start menu（开始菜单）并单击Control
Panel（控制面板）打开它2：单击Clock, Language, and Region（时钟、语言和区域）下面的Change display
language（更改显示语言）3：切换到Administrative（管理）选项卡。单击C...
CSS3时钟式进度条，加载完成时生成一个圆，数字慢慢变成100，适时的显示加载进度。友情提醒，如果预览时网页左下角提示错误，刷新一下就可以看到效果了；实际使用中不会出现这样的问题。CSS3时钟式进度条复制代码链接地址：http://www.codefans.net/jscss/code/3573.s...
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2014-05-09 04:30:43
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比赛地址：点击打开链接
比赛做粗的4个题几乎都是水，感觉弱的水爆炸了。
这个题最初的思路是枚举找出四个点，做凸多边形的模板判断。C（30,4）。
结果答案不对。。后来发现模板上是要求点对的顺序是逆时针或顺时针输入。
于是用时钟排序的函数排序后判断：
bool cmp(point p1, point p2)
{
return atan2(p1.y, p1.x) < atan2(p2...
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2014-05-09 00:29:35
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verilog设计进阶
时间：2014年5月6日星期二
主要收获：
1.自己动手写了第一个verilog程序。
题目：
利用10M的时钟，设计一个单周期形状如下的周期波形。
思考：
最开始的想法是：定义两个计数器进行计数，两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂，网上搜了搜，还是定义一个计数器比较好。
verilog程序：
modulef...
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2014-05-07 08:32:39
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出现上述错误的原因有以下几种：1） unused
pin没有设置，可能会收到外部信号的干扰；设置未用引脚为As input tri-stated with weak
pull-up.2） 系统时钟信号没有约束，或者SDRAM等存储设备的时钟没有配置正确；3） 系统复位信号没有连接外部复位开关；4） ...
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2014-05-05 09:42:07
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