Zynq开发板FPGA比特流文件可以通过三种途径下载：
1. 利用SDK生成的FSBL.elf文件自动加载FPGA比特流配置文件，将比特流文件，FSBL.elf文件和u-boot.elf文件利用SDK工具生成BOOT.BIN文件。
2. 利用u-boot下面的命令方式下载：1>fpga info 0查看FPGA信息：
2>fatload mmc 0 0x1000000 design_...
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2015-05-08 18:16:22
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新建工程
打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File
- New Project即可新建工程。
点击Next
输入工程名称和路径。
选择RTL Project，勾选Do
not specify......（这样可以跳过添加源文件的步骤，源文件可以后面再添加）。
根据自...
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2015-05-06 13:18:43
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前面一篇介绍了从新建工程一直到编写代码进行行为仿真，这篇继续进行介绍。
修改器件型号
新建工程时选择过器件型号，如果新建好工程后需要修改型号，可以选择菜单Tools - Project Settings。
弹出窗口中，点击Project Device右侧的按钮，即可选择器件型号。
综合（Synthesis）
综合类似于编程中的编译。
在Flow ...
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2015-05-06 13:18:32
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IP核（IP Core）
Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。
使用Verilog调用IP核
这里简单举一个乘法器的IP核使用实例，使用Verilog调用。首先新建工程，新建demo.v...
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2015-05-06 13:17:53
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1、板卡概述 本板卡由我公司自主研发，基于CPCI架构，符合CPCI2.0标准，采用两片TI DSP TMS320C6678芯片和Xilinx公司V5系列FPGA XC5VSX95T-1FF1136芯片。包含PCI接口、GMII的以太网接口、Nor Flash接口、8路SFP光 纤，4路RS232....
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2015-05-06 13:06:19
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基于TMS320C6455、XC5VSX95T 的6U CPCI无线通信处理平台1、 板卡概述 本板卡由我公司自主研发，基于CPCI架构，符合PICMG2.0 D3.0标准，包含双TI TMS320C6455、Xilinx FPGA XC5VSX95T-1FF1136C。包括PCI和2个千兆以太网....
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2015-05-06 13:04:19
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今天开始试着使用chipscope，写了一个简单的流水灯的例程，开始综合布线的时候没有问题，但是加上chipscope 以后，综合就总报错。
第一种情况：用chipscope直接观察全局时钟信号，即BUFG信号-----X
错误如下：
ERROR:Place:1136 - This design contains a global buffer instance,
, driving...
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2015-04-28 07:12:51
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在Xilinx的FPGA中，时钟网络资源分为三大类：全局时钟资源和区域时钟资源。
全局时钟资源是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使全局时钟到达CLB、IOB和BRAM的延时最小。
区域时钟资源是独立于全局时钟网络的。Xilinx的器件分成若干个时钟区域，以Virtex-6为例，Virtex-6的最...
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2015-04-23 19:58:46
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以zc702开发板的u-boot为例
链接地址（运行地址）：链接地址是在程序编译链接阶段就确定好的地址。
u-boot的链接脚本由CONFIG_SYS_LDSCRIPT宏定义来指定，如在zynq_common.h当中有如下代码：
#define CONFIG_SYS_LDSCRIPT "arch/arm/cpu/armv7/zynq/u-boot.lds"在该链接脚本中指定了u-b...
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2015-04-21 22:47:05
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出于工作需求，申请了这两家的高级语言综合工具，对典型算法进行了实现和评估。
简要谈谈使用体验。
1. Altera OpenCL SDK
首先需要安装Quartus（13.1版本以上）和配套的SoC EDS，分别申请两个license，一个用于OpenCL SDK，一个用于SoCEDS，缺一不可。
然后需要有实现平台，我用的是DE1-SoC开发板。该平台提供了Ope...
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2015-04-16 17:48:10
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