1.源文件 `timescale 1ns / 1ps module first_verilog( input clk, input rst, output reg cycle_20ms ); reg [23:0] cnt_reg ; always @(posedge clk) begin if(rs ...
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2020-07-06 16:33:26
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开发板时钟为50Mhz, t为 20ns; xxx波特率时指每秒传xxx bit字节数据.也就是T=1/xxx; 再用T/t就可以得出波特率的计数周期了； 例如9600：T=1/96000=1.041666666666667e-4；T/t=5208.333...,取整5208 下面是不同波特率之间的 ...
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2020-07-04 18:46:07
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Xilinx Zynq FPGA Boards板 Xilinx Zynq FPGA Boards 介绍 Styx是一个易于使用的Zynq开发模块，具有Xilinx的Zynq ZC7020 SoC和FTDI的FT2232H双通道USB设备。Xilinx的Zynq系列集成电路采用了一个ARM核的硬件片上 ...
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2020-07-04 11:39:04
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今天给大侠带来基于FPGA的实时图像边缘检测系统设计，由于篇幅较长，分三篇。今天带来第一篇，上篇，话不多说，上货。 导读 随着科学技术的高速发展，FPGA在系统结构上为数字图像处理带来了新的契机。图像中的信息并行存在，因此可以并行对其施以相同的操作，使得图像处理的速度大大提高，这正好适合映射到FPG ...
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2020-07-03 19:21:02
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1 布局问题的定义 现在有一个电路的一组模块，模块之间有确定的连线关系。每个模块可以对应FPGA上的一个CLB或者其他资源块，问如将这些模块分配到FPGA的资源块上，才能使得电路的性能最佳？ 图1 网格型的FPGA的布局示意图(布局时只关注大致的连线关系，即连到哪个模块即可，不需要具体到模块的哪个引 ...
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2020-07-02 21:43:18
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《FPGA原理与设计》课程实验教学大纲 一、实验的目的与任务： FPGA原理与设计是电子信息类和电气类专业本科生的一门学科选修课程，FPGA原理与设计实验是学习本课程的一个重要环节。通过本课程的教学，使学生了解VHDL语言的特点，掌握Quartus II的使用方法，掌握VHDL基本语法及常用的逻辑电 ...
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2020-06-25 19:14:57
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顺序语句概述 特点：执行顺序和书写顺序基本一致 出现的位置：只能出现在进程和子程序中，子程序包括函数（function）和过程（procedure） 顺序语句种类 顺序信号/变量赋值语句 IF-THEN 语句 CASE 语句 LOOP 语句 RETURN语句 NULL语句 顺序信号/变量赋值语句 进 ...
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2020-06-25 15:43:18
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vivado中的VIO调试工具的使用 1、实验原理 前面一篇介绍了ILA的独立测试，vivado中还有其他的FPGA测试工具。其中VIO就是个比较常用的工具。相对于ILA更多的关注波形，VIO则专注于输入和输出关系的描述。个人理解为VIO就是一个便携测试，可以根据输入测试输出。VIO提供按键仿真和L ...
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2020-06-23 21:48:04
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对象 Constant（常量），Variable（变量），Signal（信号） 语法规则 1、保留字（int)，对象（Architecture），函数，过程（process）组成的。 2、大小写不敏感 3、句末用“；”结束 4、对空格键不敏感 5、用--来注释 命名和标签 1、所有名字（字母数字下划 ...
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2020-06-18 11:18:09
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FPGA原语之一位全加器 1、实验原理 一位全加器，三个输入，两个输出。进位输出Cout=AB+BC+CA，本位输出S=A异或B异或C。实验中采用三个与门、一个三输入或门（另外一个是两个或门，功能一致）、一个三输入异或门实现该简单功能。 2、实验操作 实验设计还是比较简单的，直接看代码即可： mod ...
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2020-06-18 01:26:39
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