在高速电路中，工程师常常建议在高速总线上加33Ω串联电阻，理由有三：
用于阻抗匹配可以降低电压波动与振铃效应，减小信号边沿陡峭程度，减少高频噪声及过冲也方便调试
我在调试DSP6713访问SDRAM总线时，使用时钟频率50MHz。
第一个PCB版本使用0Ω串联电阻，测试SDRAM没有问题，但第二版PCB使用0Ω发现EMIF的时钟波形出现异常，读取SDRAM数据也出错。出错...
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2014-07-22 23:04:53
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在SPECCTRAQuest下，选择Analyze->SI/EMI
sim->Probe,进入如下图所示界面：注：BRD文件命名不用使用中文字符及一些不常用的字符，如"."，最好只使用字母，数字和下划线的组合。否则，会出现提取不到任何网络的情况。一、提取拓扑结构点击viewTopology，出现如下...
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2014-05-21 20:57:28
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1.短时能量分析（音强），决定短时能量特性有两个条件：不同的窗口的形状和长度。窗长越长，频率分辨率越高，而时间分辨率越低（N为帧长，M为步长）。
*典型窗函数：矩形窗谱平滑性能好，但损失高频成分，波形细节丢失，海明窗与之相反。一帧内含1~7个基音周期，10kHz下采100~200点。 2.短时平均振...
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2014-05-21 19:41:53
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verilog设计进阶 时间：2014年5月6日星期二 主要收获： 1.
自己动手写了第一个verilog程序。 题目： 利用10M的时钟，设计一个单周期形状如下的周期波形。 思考：
最开始的想法是：定义两个计数器进行计数，两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂，网上搜了搜，还是定义...
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2014-05-16 07:32:46
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前一阵子因为考博学习需要，看了《数字信号处理》，之前一直不清除这门课的理论在哪里应用比较广泛。这次正巧用Audition处理了一段音频，猛然发现《数字信号处理》这门课还是非常有用的，在音频处理领域至少是这样。在此记录一下几步简单操作。
一．频谱
打开Audition，拖入一段音频。默认打开的是音频时域的波形图。波形图的横坐标是时间，纵坐标是采样值的大小。
上面那个图其实就是音频...
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2014-05-13 15:18:17
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觉得一个电子工程师/硬件工程师应该有下面的能力：
1、模拟/数字电路的分析和设计。教科书上讲的都应该会，包括分离元件和运放的信号放大，滤波，波形产生，稳压电源，逻辑化简，基本触发器，基本计数器、寄存器，脉冲产生和整形，ADC、DAC，锁相环等。要能定性和定量的分析和设计电路的功能和性能，比如说稳定性...
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2014-05-08 13:03:01
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verilog设计进阶
时间：2014年5月6日星期二
主要收获：
1.自己动手写了第一个verilog程序。
题目：
利用10M的时钟，设计一个单周期形状如下的周期波形。
思考：
最开始的想法是：定义两个计数器进行计数，两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂，网上搜了搜，还是定义一个计数器比较好。
verilog程序：
modulef...
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2014-05-07 08:32:39
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4.2音频
4.2.1数字声音基础
1.声音信号
声音是通过空气传播的一种连续的波，称为声波，声波在时间和幅度上都是连续的模拟信号，通常称为模拟声音（音频）信号。人们对声音的感觉主要有音量、音调和音色三个指标。
（1） 音量（响度）。声音的强弱程度，取决于声音波形的幅度，即取决于振幅的大小和强弱。
（2） 音调。人对声音频率的感觉表现为音调的高低，取决于声波的基频，基频越低，给人的感觉越低沉，频率高则声音尖锐。
（3） 音色。由混入基音（基波）的泛音所决定，每种声音又都有其固定...
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2014-04-29 13:33:20
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