使用SignalTap II Logic Analyzer观察信号，有时要观察的信号会被Quartus优化掉，这种情况下可以给信号指定属性。以下例子均使用Verilog。 1. 如果是组合逻辑信号，可以使用keep属性： 2. 如果是寄存器，并且不是零扇出，可以使用preserve属性： 使用pre ...
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2018-05-26 19:41:12
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###### 【该随笔部分内容转载自小梅哥】 ######### 一、FPGA学习路线 工具使用 -> 语法学习 -> 逻辑设计 -> IP使用 ->接口设计 -> 时序分析 -> 片上系统 1、工具使用 Altera：Quartus II Xlinx： Vivado 2、语法学习 Verilog ...
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2018-05-19 17:12:31
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今天用Quartus ii16.1仿真Cyclone IV的IP核DDR2,总是报上面的错误 。网上都说是modelsim路径的问题， 但我确定不是。最后用QaurtusII 12.1可以通道仿真。 于是根据提示查到相关的文件，发现一句大概是不能找到Cyclone iii库的意思。 个人感觉Cycl ...
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2018-05-11 23:52:54
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1.新建一个项目过程参考" Quartus II 创建工程流程",在该流程第5步时,选在EDA Tool的窗口时,选择第三方的EDA工具以及设计使用的设计语言,如下图所示: 设置完成后,按照之前流程直到项目创建成功. 2.创建成功后,对设计进行编译,确认设计编译正确,即可进入下一环节设置测试平台.编 ...
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2018-05-10 21:47:16
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1.新建一个工程,创建一个原理图文件,并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示: 绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示: 因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者VHDL文件,操作如下: 点击当前选项后弹出如 ...
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2018-05-10 21:46:39
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1.新建一个波形文件 2.右键点击Name下空白框,在弹出的菜单中选择"Inert->Insert Node or Bus..." 如果已经知道端口名称和端口类型，直接在弹出的对话框中键入Name后，相应的信息会自动识别到对话框中，如下： 如果不确定端口名或存在多个输入，点击“Node Finder ...
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2018-05-10 21:39:42
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1.新建一个项目,点击"File->New..."弹出如下对话框: 2.建立原理图设计平台: 3.在原理图绘制区双击鼠标左键,即可弹出元件符号窗口,如下图所示: 4.添加元件,在红色框部分输入要查找的元件名,如果库中存在对应元件,则对应元件符号会显示在对话框右侧的绘制区,单击"OK"即可完成对应元件 ...
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2018-05-10 20:50:05
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1.新建工程 2.设置工程路径、工程名和设计的顶层名后，点击"Next" 3.添加设计文件，同时将设计文件加入到工程中（如果此处不添加设计文件，可以在工程建立好之后，通过菜单选择"File"进行添加），点击"Next"进入下一步，如下图所示: 4.选择好FPGA系列，在此以型号EPM3128ATC1 ...
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2018-05-06 12:12:47
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当项目过程中，不想给甲方源码时，该如何？我们可以用网表文件qxp或者vqm对资源进行保护。 下面讲解这两个文件的具体生成步骤： 一、基本概念 QuartusII的qxp文件为QuartusII Exported Partition，用于创建综合或者PAR之后的网表文件。 QuartusII的vqm文 ...
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2018-04-12 17:57:58
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在signaltap编译时总是报错：Node instance “auto_signaltap_0” instantiates undefined entity “sld_signaltap”. 尝试之前编译好的其他代码，发现同样的问题。 可能软件出bug了，需要重启电脑？重启后发现仍然不行。 可能 ...
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2018-04-10 17:44:09
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