Three always block style with registered outputs(Good style) ...
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2016-05-07 14:59:00
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1.Two always block style with combinational outputs(Good Style) 对应的代码如下： 2段式总结： （1)the combinational always block sensitivity list is sensitve to chan ...
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2016-05-07 13:35:49
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1. 类: 面向对象基础传统的面向对象编程与systemverilog类的特点，类的定义，成员与方法，构造函数，对象的复制和深/浅拷贝，父类/子类关系，类的继承，作用域的规则，对象的句柄以及赋值，方法的扩展和重写，local/protected关键字，虚基类，虚方法，虚接口。 2. UVM基础 ：U... ...
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2016-04-18 22:32:15
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我们正在学习SV流程，样品执行书。。功能：函数返回数组。Code1：/*书上提供的样例。存在错误，不可执行function void init(ref int f[5], int start);//主要是函数定义时没有声明automatic属性 foreach(f) f= i + start;en....
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2015-10-10 21:30:28
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要求： 1.complie a verilog/systemverilog design using vcs 2.simulate a verilog/systemverilog designvcs ===> c===>binary(编译之后有一个目录csrc生成)step1 : compile.....
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2015-09-03 14:07:16
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1.《Verilog与SystemVerilog编程陷阱：如何避免101个常犯的编码错误》
纠错式学习，从“陷阱”中学习编程，加深对语言本身的理解。
逆向式学习，从错误中学习避免错误的方法，让读者写出更好的代码。
案例式学习，将101个“陷阱”分类汇编，以针对性案例引导读者掌握编程要点。
2.《Python 3面向对象编程》
全面介绍Python强...
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2015-07-30 17:14:08
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1.需要一种跨越寄存器的约束。要求2个field 的和大于100。只有上节第二种能实现：
2.由于这个约束对所有测试都适用，因此希望写在寄存器模型的constraint 里：
3.这个寄存器模型使自己手工创建的，没问题。但在IC 中，寄存器模型都是由一些脚步命令自动创建的。在验证平台中，用到寄存器的地方有3个：
RTL
systemverilog
C语言
1）必须时刻保...
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2015-07-10 13:38:37
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这篇是计算机类的优质预售推荐>>>>《Verilog与SystemVerilog编程陷阱：如何避免101个常犯的编码错误》
编辑推荐
纠错式学习，从“陷阱”中学习编程，加深对语言本身的理解。
逆向式学习，从错误中学习避免错误的方法，让读者写出更好的代码。
案例式学习，将101个“陷阱”分类汇编，以针对性案例引导读者掌握编程要点。
译者序
译者序
随着电子设计自...
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2015-07-08 19:04:41
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1.uvm 对参数化类的支持体现在factory机制上。uvm_object_params_utils 和 uvm_component_params_utils 用于参数化的object 和 component注册的宏。
2.config_db 可以用于传递virtual interface。systemverilog 支持参数化的interface：
3.config_db ...
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2015-07-08 16:42:23
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是在学习SV过程中，运行书上的例子，碰到的问题。
功能：函数返回数组。
Code1：
/*书上提供的例子，存在错误，不可运行
function void init(ref int f[5], int start);//主要是函数定义时没有声明automatic属性
foreach(f)
f = i + start;
endfunction
initial begin...
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2015-06-12 11:46:00
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