verilog设计进阶
时间：2014年5月6日星期二
主要收获：
1.阻塞赋值与非阻塞赋值；
2.代码测试；
3.组合逻辑电路和时序逻辑电路。
阻塞赋值与非阻塞赋值：
1.阻塞赋值“=”（组合逻辑电路），非阻塞赋值“”（时序逻辑电路）；
2.Verilog模块编程的8个原则：
(1) 时序电路建模时，用非阻塞赋值。
(2) 锁存器电路建模时，用非阻塞赋值。
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