[toc] 加法器相关 半加器和全加器的区别在于，是否有进位输入端，可以直观地理解为， 半加器是两个一比特相加 ，而 全加器是三个一比特相加 ，输出结果和进位信号。 半加器 半加器的真值表如下图 | 输入 | | 输出 | | | : : | : : | : : | : : | | A | B | ...
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2020-04-25 19:24:27
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SV Array 整理下system verilog中数组的用法，备忘。 [TOC] 1.定宽数组 + 只在array名字之前定义位宽的是packed array，packed array的元素是单独的位 + array名字之后定义数组大小的是unpacked array; + 名字前后都有定义的是 ...
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2020-04-18 15:32:03
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makefile run: iverilog -g2005-sv -I ../inc -s tb -f filelist -o kout sim: vvp kout flist: find ../rtl/ -name "*.v" > filelist echo "../tb/tb.v" >> fil ...
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2020-04-17 23:50:42
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SV Assertions 断言 [TOC] 1.简介 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。 断言的作用 ： + 检查特定条件或事件序列的出现情况。 + 提供功能覆 ...
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2020-04-17 11:07:32
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Verilog 阻塞与非阻塞的仿真与综合 [TOC] 参考 Clifford E. Cummings, Sunburst Design, Inc. "Nonblocking Assignments in Verilog Synthesis, CodingStyles That Kill!" 前段时间 ...
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2020-04-15 00:52:16
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时序逻辑中的三种简单触发器，使用Verilog语言编写，用来熟悉语法最好不过了。 D触发器 module D_LOCK(D,CLK,Q,NQ); //正边沿D触发 output Q; output NQ; input D; input CLK; //时序赋值 reg Q; assign NQ=~Q; ...
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2020-03-31 19:30:35
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https://blog.csdn.net/vivid117/article/details/101427302 http://wscentity.lofter.com/post/1d00edbd_6476453 无符号乘法和加法 对于无符号的乘法和加法，没有什么好说的，就是直接用‘ ’和‘+’。 ...
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2020-03-20 20:37:59
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一、基于standcell的ASIC设计流程??所谓standcelllibrary即为标准单元库，主要指数字电路，反相器，与非门，或非门，异或门，施密特触发器之类的基本元器件。设计流程为:?算法模型(C/C++/Matlab)--->RTLHDLVHDL/Verilog--->NetlistVerilog--->LayoutGDSII--->
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2020-03-20 09:20:02
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FPGA边沿检测Verilog代码（上升沿，下降沿，双边沿） 实现思路：用两个一位寄存器直接异或可以实现 代码实现： ? module edge_detect( input clk, input rst_n, input data_in, output raising_edge_detect, // ...
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2020-03-12 18:25:54
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