笔者最近由于实验室老师的任务安排重新又看了一下分频器的verilog实现，现总结如下，待以后查看之用（重点是查看计数器计到哪个值clk_out进行状态翻转）1.偶数分频占空比为50%其实质还是一个N计数器模块来实现，首先要有复位信号，这个复位信号的作用就是使计数器和分频输出clk_out刚开始有一个...
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2014-07-24 16:55:25
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分频器还是比较简单的，一般的思路是：每数几个时钟就输出一个时钟。最简单的当数二分频器了，每当时钟上升沿（或下降沿）就把输出翻转一下。这样就刚好实现了二分频器了。网上也搜到了最简实现”二分频最简单了，一句话就可以了： always @ (negedge clk) clk_2<=~clk_2;“但仿真时...
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2014-07-13 21:54:17
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verilog设计进阶 时间：2014年5月6日星期二 主要收获： 1.
自己动手写了第一个verilog程序。 题目： 利用10M的时钟，设计一个单周期形状如下的周期波形。 思考：
最开始的想法是：定义两个计数器进行计数，两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂，网上搜了搜，还是定义...
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2014-05-16 07:32:46
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verilog设计进阶
时间：2014年5月6日星期二
主要收获：
1.自己动手写了第一个verilog程序。
题目：
利用10M的时钟，设计一个单周期形状如下的周期波形。
思考：
最开始的想法是：定义两个计数器进行计数，两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂，网上搜了搜，还是定义一个计数器比较好。
verilog程序：
modulef...
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2014-05-07 08:32:39
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