1.Abstract 在同一个模块被多次例化的时候，改变参数构建不同的硬件实体是一个很好的选择。特别是今天帮一个朋友调试一个比较复杂的逻辑，深有体会。这个也是一个小技巧，回来也查了许多资料，强化了一下这方面的知识。前几天也做了一个这样的例子，可以拿过来作为验证一下。 2.Content 2.1 语法...
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2014-11-23 17:25:28
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1.Abstract 前几天做了一个呼吸灯，觉得确实挺有意思的；可惜的是只有一个灯管亮，板子上有四个灯，要是能让这些灯有序地亮起来，那应该更有趣味了！跟传统的一样，逻辑上做成一个流水灯的样式，这种带有PWM调光的吸引样式，真可谓是超级流水灯了。 做这个是在已做好的呼吸灯的基础上进行添加功能的，整理好...
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2014-11-22 14:41:21
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0：起始位，低电平；1~8：数据位；9：校验位，高电平；10：停止位，高电平。采集1~8位，忽略0、9、10位。串口传输数据，从最低位开始，到最高位结束。串口发送：串口接受module rx_control_module ( ...
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2014-11-19 12:05:11
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1.Abstract 观察到一个有趣的现象，每当把Apple笔记本合上的时候，那个白色的呼吸灯就会反复地由暗渐明，然后又由明渐暗，乍一看就像Apple笔记本在打盹休息一样，十分可爱！于是突发奇想，要不用Verilog也写一个吧，资源也不需要太多，一个LED灯就可以了。为了使用方便，可以把它做成参数化...
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2014-11-18 23:42:30
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1. Abstract function和task语句的功能有很多的相似之处，在需要有多个相同的电路生成时，可以考虑使用它们来实现。因为个人使用它们比较少，所以对它们没有进行更深的了解，现在时间比较充裕，我想通过写几个简单的电路将它们二者的功能进行验证一下，看看究竟是怎么生成电路的。 2. Cont...
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2014-11-17 20:54:52
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一般情况下使用<=，组合逻辑使用=赋值，时序逻辑使用<=赋值： 举个例子：初始化m=1，n=2，p=3；分别执行以下语句 1、begin m=n；n=p；p=m； end 2、begin m<=n; n<=p; p<=m; end 结果分别是：1、m=2,n=3,p=2;（在给p赋值时m=2已经生效...
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2014-11-17 19:17:19
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1.加减法module addsub ( input [7:0] dataa, input [7:0] datab, input add_sub, // if this is 1, add; e...
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2014-11-17 12:16:52
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检测低电平为例module detect_module ( CLK, RSTn, RX_Pin_In, H2L_Sig ...
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2014-11-17 12:13:51
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block statements : 1. sequential block : begin-end block 2.parallel block : fork - join blockblock name : 如果block有自己的label， 1.可以...
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2014-11-16 01:50:25
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verilog语言中有两种延迟方式：inter-delay和intra-delay,关于inter和intra。这两个英文前缀都有“内部，之间”的意思，但又有所不同。inter表达不同事物之间，intra表达同类事物之间，两者具体的含义请细细体会：）。以阻塞式赋值为例（block assignmen...
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2014-11-15 21:45:19
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