vivado debug

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VHDL :
             signal wv_data_flash : std_logic_vector(63 downto 0) ; 
              attribute mark_debug: string

              attribute mark_debug of wv_data_flash : signal is "true";

VERILOG

             (* mark_debug = "true"* ) reg  fval_out_tmp ;

 

vivado debug

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原文地址：http://www.cnblogs.com/love29850706/p/4756565.html