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问题来源：
进行串行数据接口调试，希望将Data线在CPLD（EPM570）中进行纳秒级的延时；
解决过程：
-->使用插入LCELL来进行延时，LCELL延时相对固定但是会受温度、器件等因素影响；
-->插入方法如下：
wire AD1_CH0_wire; assign AD1_CH0_wire = ADC_B0; lcell U0_Lcell/* synthesis keep */ ( .in(AD1_CH0_wire), .out(AD1_CH0) );
注意，需要/* synthesis keep */来保持LCELL不在综合过程中被优化掉；
-->同样需要如下设置保证不被优化掉：
-->插入10个LCELL后的RTL如下：
解决结果：
-->data延时了3ns左右,计算可得在EPM570中加入一个LCELL约延时0.3ns；
20150906 - Altera CPLD/FPGA中使用LCELL实现低于一个时钟周期的延时 - ongoing
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原文地址：http://www.cnblogs.com/lobster89/p/4787166.html
