标签：model 组成 style 放大 硬件 需要 是什么 组合 输入
IC系统是什么？
对算法工程师来说，IC系统是完成特定功能的硬件。
对架构设计师来说，IC系统包括控制，运算，存储部分。
电路设计工程师来说，IC系统是加法器，乘法器，与非门，运算放大器，开关电容等的搭配。
对版图工程师来说，它是多边形组成的组合。
一个常见的IC系统包括：
数字部分
绝大多数数字系统都采用同步设计方法，即采用时钟來统一协调系统各部分的运行。它由组合逻辑和时序单元（寄存器和锁存器）组成，数据在时序单元-组合逻辑-时序单元这种结构间一级级的传递下去。通常可以将数字部分大致分为数据通路部分与控制部分。数据通路部分是指乘法器，加法器，有限响应冲击滤波器（FIR）等规则的运算单元，控制部分是指控制管理数据流通的逻辑。
模拟部分
? 模数转换ADC
? 数模转换DAC
? 可编程增益放大器PGA
? 锁相环PLL
I/O部分
I/O是IC系统与外部环境的接口。foundry提供的综合库中，通常包括三类PAD单元：输入PAD，输出PAD，双向PAD。在设计中，可以将这些PAD看作是标准单元，直接例化就可以了。
存储器
存储器对整个芯片设计至关重要：
? 高速IC设计中，存储器的带宽已经成为性能瓶颈
? 存储器占整个芯片70%以上的面积
? 存储器消耗了芯片的大部分功耗
我们在实际设计中一般是无需自己设计存储器，只需根据需要（深度，速度，面积，功耗等）使用memory compiler直接生成，将别人提供的存储器单元拼接起来即可。在使用存储器的时候，需要注意接口时序是否满足要求。（例如我在2D/GPU的设计当中，都是按照要求直接用memory compier來生成各种sram）
连线
连线包括芯片的信号连线，电源线和时钟线。
? 在深亚微米设计中，不能将连线简单地看作是理想的连接，金属连线具有电容、电阻和电感效应。这些寄生效应会影响信号的完整性，而信号完整性和时序收敛问题是紧密联系的。通常，串扰会使时序更为恶化，更难以收敛。
连线的电容寄生效应会引起信号线的耦合，从而引起串扰（cross talk），串扰会影响时序，引起setup/hold violation，也可能会影响功能，导致芯片无法正常工作。
连线的电阻寄生效应会导致显著的电压降，从而影响信号电平。在一个IC系统中，是通过电源网络來供电的，一个数字系统要能正常工作，必须要为它的逻辑单元提供稳定的直流电压，并且这个电压的起伏要尽可能小。随着芯片规模的增加，芯片内部的电流越来越大，要满足电压稳定也越来越困难。加宽导线可以降低电阻，从而减小压降，并且会增加允许通过的峰值电流，但也会占用过多的面积。
如果连线过长或者电路速度极高，则导致电线的电感效应变的显著。电感效应很难处理，不过幸好目前大多数的设计中电感效应都很小，可以忽略不计。
? 连线还会导致设计时序难以收敛。
Logic synthesis的时候无法知道具体的连线信息，经常采用wireload model來估计连线延迟。这种模型并不准确，所以会导致P&R之后时序难以收敛，从而进化出physical synthesis的技术。
至于什么是physical synthesis，以及它与logic synthesis的区别，我会在以后的博文中加以讲解。
参考资料
《IC设计基础》
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原文地址：http://www.cnblogs.com/leaftime/p/6021176.html
