关于FPGA同一个工程中如何进行同步异步复位
同步复位：需要时钟的产生，在时钟的进行下进行复位；
异步复位：无需时钟，即可进行复位。
问题：
有些信号，异步复位，在时钟来之前就已经复位了，而同步复位有可能在时钟来时，复位信号已经无效了。
解决：
我们在需要在进行异步复位的时候就对同步复位，做好触发准备。
为了解决在同一个工程不同复位并存的问题，特做以下总结:
具体代码如下:
module rst_syn(
input wire clk,
input wire i_rst_n,//异步复位信号输入
output wire O_rst_n//同步复位信号输出
);
reg rst_ff1;
reg rst_ff2;
reg rst_ff3;
always @(posedge clk or posedge i_rst_n)
begin
if(i_rst_n)
begin
rst_ff1 <= 1‘b0;
rst_ff1 <= 1‘b0;
rst_ff1 <= 1‘b0;
end
else
begin
rst_ff1 <= 1‘b1;
rst_ff2 <= rst_ff1;
rst_ff3 <= rst_ff2;
end
end
always @(posedge clk or posedge i_rst_n)
begin
if(i_rst_n)
O_rst_n <= 0;
Else
O_rst_n <= rst_ff3;
end
代码的主要内容：就在异步复位的时钟时，将o_rst_n <= 1;作为条件，在clk来时进行同步复位。
仿真结构图：
见附件
上图所示，实现了异步复位和同步复位并存。
备注：时钟是由PLL生成的，所以复位后几个时钟后方可产生时钟，产生时钟时同步复位信号已经无效，所以需要上述处理办法。
建议：一般在同一个工程里使用一个复位，如果时间不一致容易出问题。
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