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1、sdc文件也是要添加到Quartus 软件中，这样在执行Read SDC File命令时才能读到相应的文件。

2、在TimeQuest打开的条件下，重新编译工程之后要Update Timing Netlist，这样TimeQuest分析器会得到最新的

 网表文件进行时钟分析。

转载地址http://www.cnblogs.com/pejoicen/p/4194380.html

PLL时钟约束

# Uncommenting one of the following derive_pll_clocks lines

# will instruct the TimeQuest Timing Analyzer to automatically

# create derived clocks for all PLL outputs for all PLLs in a

# Quartus design.

# If the PLL inputs are constrained elsewhere, uncomment the

# next line to automatically constrain all PLL output clocks.

derive_pll_clocks

# If the PLL inputs are not constrained elsewhere, uncomment

# the next line to automatically constrain all PLL input and

# output clocks.

# derive_pll_clocks -create_base_clocks

方法 1 – 自动创建基时钟和 PLL 输出时钟
这一方法使您能够自动地约束 PLL 的输入和输出时钟。ALTPLL megafunction 中指定的
所有 PLL 参数都用于约束 PLL 的输入和输出时钟。自动更新了 ALTPLL megafunction
的修改。当创建 PLL 的输入和输出时钟时，不必跟踪 PLL 参数的更改或指定正确的值。
为了自动约束所有输入和输出 , 要将 derive_pll_clocks 命令和 -create_base_clocks
选项一起使用。基于 PLL 的 MegaWizard TM  Plug-In Manager 例化，TimeQuest
analyzer 确定正确的设置。

例
derive_pll_clocks -create_base_clocks

方法 2 – 手动创建基时钟和自动创建 PLL 输出时钟
通过这种方法 , 可以手动约束 PLL 的输入时钟并且使 TimeQuest analyzer 能够自动
约束 PLL 的输出时钟。除此之外 , 与 ALTPLL megafunction 中指定的输入时钟频率相
反，您可以指定一个不同的输入时钟频率。通过使用 ALTPLL megafunction 中指定的
参数自动创建 PLL 输出时钟。您可以尝试不同的输入时钟频率 , 同时保持相同的 PLL
输出时钟参数。
1 确保指定的所有输入时钟频率与当前配置的 PLL 相兼容。
可以将此方法与 derive_pll_clocks 命令一起使用并且手动创建 PLL 的输入时钟。

例
create_clock -period 10.000 -name clk [get_ports {clk}]
derive_pll_clocks

方法 3 – 手动创建基时钟和 PLL 输出时钟
通过这种方法 , 可以手动约束 PLL 的输入时钟和输出时钟。指定了所有的 PLL 参数并
且参数值可以不同于 ALTPLL megafunction 中指定的参数值。除此之外 , 您可以尝试
各种 PLL 输入和输出频率以及参数。
您可以将该方法与 create_clock 和 create_generate_clock 命令的组合一起使用。

例
create_clock -period 10.000 -name clk [get_ports {clk}]
create_generated_clock \
-name PLL_C0 \
-source [get_pins {PLL|altpll_component|pll|inclk[0]}] \
[get_pins {PLL|altpll_component|pll|clk[0]}]
create_generated_clock \
-name PLL_C1 \
-multiply_by 2 \
-source [get_pins {PLL|altpll_component|pll|inclk[0]}] \
[get_pins {PLL|altpll_component|pll|clk[1]}]

时钟约束出错

Warning (332174): Ignored filter at SDC1.sdc(1): CPU_clk could not be matched with a port

Warning (332049): Ignored create_clock at SDC1.sdc(1): Argument <targets> is an empty collection

Warning (332060): Node: SYS_clk was determined to be a clock but was found without an associated clock assignment.

没有对时钟进行约束设置

Node: <Node name> was determined to be a clock but was found without an associated clock assignment. (ID: 332060)

CAUSE: This can be caused in two ways: 1) A clock assignment was determined to be invalid, so its source objects no longer have a clock associated with them. 2) When analyzing the netlist, the node was found feeding a clock port with no other clocks feeding it.

ACTION: Use the derive_clocks command to automatically find all clock nodes in the design. Also, for any clocks that were ignored, review the warning or error message associated with the command to prevent the clock from being ignored.

Timequest timing analyzer使用方法

步骤1：执行初始编译

在应用时序约束设计之前，通过表1创建一个初始数据库。初始数据库从设计的post-map结过中生成。

表 1-1. 执行初始编译 ⁽¹⁾

　　　　　　　　　　　　　　　　　　表 1-1注释：

1. quartus_map用于创建一个post-map数据库。
2. Analysis & Synthesis阶段生成post-map数据库。
3. 您也可以为初始数据库创建一个post-fit网表。不过，创建一个post-map网表耗时较少，并且用于本教程的例子已经足够了

步骤2：运行TimeQuest Timing Analyzer

通过表 2-1中的程序，运行TimeQuest Timing Analyzer来创建和验证所有时序约束和例外。此命令将打开TimeQuest shell。

表 2-1. 运行TimeQuest Timing Analyzer

1 当您直接从Quartus II软件中运行TimeQuest Timing Analyzer时，当前工程将会自动打开。如果使用GUI，那么当出现下面的消息时，请选择No：

"No SDC files were found in the Quartus Settings File and filtref.sdc doesn‘t exist. Would you like to generate an SDC file from the Quartus Settings File?"

步骤3：创建一个Post-map时序网表

在指定时序要求之前，请创建一个时序网表。您可以从post-map或post-fit数据库中创建一个时序网表。在这一步骤中，通过表 3-1中的程序，从"步骤1：执行初始编译"中创建的post-map数据库中创建一个时序网表。

表 3-1. 创建一个Post-Map时序网表

1 您不能在Tasks面板中使用Create Timing Netlist命令来创建一个post-map时序网表。默认情况下，Create Timing Netlist需要一个post-fit数据库。

步骤4：指定时序要求

在设计中定义时钟。每个时钟的属性列表请参考表 4-1。

表 4-1.设计中的时钟

在设计中创建时钟并通过表 4-2中的程序分配正确的时钟端口。要了解关于TimeQuest Timing Analyzer所支持的约束的详细信息，请参考Quartus II 手册 第3卷中的TimeQuest Timing Analyzer章节。

表 4-2. 创建时钟并分配时钟端口

1 默认情况下，如果未使用-waveform选项，那么create_clock命令假设50/50的占空比。

f 要了解关于创建不同占空比时钟的详细信息，请参考Quartus II手册 第3卷中的TimeQuest Timing Analyzer章节。

完成表 4-2中显示的程序后，时钟定义完成。

步骤5：更新时序网表（timing Netlist）

在您创建时序约束或例外后，通过表 5-1中的程序，对时序网表进行更新，将所有时序要求应用到时序网表（新的clk和clkx2时钟约束）。

1 只要应用了新的时序约束，就必须对时序网表进行更新。

表 5-1. 更新时序网表(Timing Netlist)

Quartus中添加时序约束

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原文地址：http://www.cnblogs.com/zhongguo135/p/6074391.html