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Verilog HDL那些事儿

时间:2014-08-18 12:10:24      阅读:199      评论:0      收藏:0      [点我收藏+]

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第一章:我眼中的 FPGA 和 Verilog HDL

1、"在笔者的心里,FPGA 宛如 “一堆乐高积木”和 Verilog HDL 是自己的手(工具) ,自己可以随心所愿的要怎么拆就怎么拆。"

 

第二章:低级建模 - 基础知识

1、Verilog HDL 不是“编程”是“建模”。“建模”这一词是指,使用“硬件描述语言”去建立某个资源模块。如果说 c 语言可以使用“编程”一词,那么 Verilog HDL 语言使用“建模”这一词更适合不过了。Verilog HDL 语言是一种富有 “形状” 的语言, “建模” 一词使得 Verilog HDL 语言的更有形象和更有具体感。

2、建模:功能模块、控制模块、组合模块。

3、控制模块来“管理与协调”功能模块,“链接和沟通”功能模块。一个功能模块(控制模块)仅有一个功能。 

 

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功能模块(功能模块--功能模块)--控制模块--功能模块

 

 

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Verilog HDL那些事儿

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原文地址:http://www.cnblogs.com/wynk0804/p/3918951.html

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