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地弹的形成，危害及规避措施[转]

时间：2017-04-11 16:28:56 阅读：282 评论：0 收藏：0 [点我收藏+]

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地弹的形成

芯片内部的地和芯片外的PCB地平面之间不可避免的会有一个小电感。这个小电感正是地弹产生的根源。同时，地弹又是与芯片的负载情况密切相关的。下面结合图介绍一下地弹现象的形成。

简单的构造如上图的一个小"场景"，芯片A为输出芯片，芯片B为接收芯片，输出端和输入端很近。输出芯片内部的CMOS等输入单元简单的等效为一个单刀双掷开关，RH和RL分别为高电平输出阻抗和低电平输出阻抗，均设为20欧。GNDA为芯片A内部的地。GNDPCB为芯片外PCB地平面。由于芯片内部的地要通过芯片内的引线和管脚才能接到GNDPCB，所以就会引入一个小电感LG，假设这个值为1nH。CR为接收端管脚电容，这个值取6pF。这个信号的频率取200MHz。虽然这个LG和CR都是很小的值，不过，通过后面的计算我们可以看到它们对信号的影响。

先假设A芯片只有一个输出脚，现在Q输出高电平，接收端的CR上积累电荷。当Q输出变为低电平的时候。CR、RL、LG形成一个放电回路。自谐振周期约为490ps，频率为2GHz，Q值约为0.0065。

使用EWB建一个仿真电路。（很老的一个软件，很多人已经不懈于使用了。不过我个人比较依赖它，关键是建模，模型参数建立正确的话仿真结果还是很可靠的，这个小软件帮我发现和解决过很多实际模拟电路中遇到的问题。这个软件比较小，有比较长的历史，也比较成熟，很容易上手。建议电子初入门的同学还是熟悉一下。）因为只关注下降沿，所以简单的构建下面一个电路。起初输出高电平，10纳秒后输出低电平。为方便起见，高电平输出设为3.3V，低电平是0V。（实际200M以上芯片IO电压会比较低，多采用1.5－2.5V。）

电感两端波形如下所示。电压为2V/格，可以看到下冲可以到－600mV。

于是输出低电平信号如下图所示：

我们看到实际上由于RL的作用，接收端下冲只到71mV。这个RL的作用很大。如果这个值是2欧的话，Q值增大10倍。（这是假设，只为更形象的说明其作用，实际不会做到这么小的。）可以看到下冲可以到－2.6V。

而芯片B接收端信号也恶化很多。信号下冲已经到了－2.5V。

前面我们只分析了一个输出变化引起内部地弹的情况。当出现一组数据线同时由高电平翻转为低电平时（假设为10根），则等效模型为RL为2欧，CR为60pF。电感两端波形如下图所示：（芯片内部地最低到－1.69V，信号端下冲也达到－1.48V）

芯片加工过程中会采用各用工艺尽可能的缩小LG的值，并且通过增加地引线的方式减小LG的值（等效为并联）。比如一片1000脚左右的BGA封装芯片。有一组输出总线宽度为72bit，而芯片引出地引脚为200根。那么这个电路可以等效为下面的形式：

芯片内部地的波形如下图所示：（下冲只有320mV）

可以看到，一方面通过增加地引线数目，地弹现象得到了很大的改善；另一方面，72根数据线同时翻转的几率也很低，所以地弹得到了很有效的控制。然而，不是所有的芯片都能提供足够多的地，除了BGA封装，其它封装地引线还是比较少的。如果一个芯片有18个输出，只有4个地引脚。那么RL变为1.25欧，CR为96p*，**为0.25nH，芯片地上的地弹情况就会比起初假设的情况更糟了。可以看到下冲已经到了－1.23V。

地弹的影响

看到了上面地弹分析和相关波形，我们第一感觉总会认为地弹最大的危害是给输出信号增加了下冲。其实不然，地弹最大的危害其实在于对输入的影响――会形成二次触发。下面结合图分析一下二次触发是怎么形成的。再构造一个简单模型。在前面的模型基础上给芯片A加入了一个输入端――构造一个触发时钟的上升沿。模拟场景为：在9.8ns的时候这个上升沿产生，上升时间大概为660ps。在10ns的时候时钟信号达到高电平并触发了所有输出由高电平翻转为低电平。

真实情况下，时钟输入端的6pF电容（管脚电容）下边应该接到芯片地的，但那样波形会比较复杂（不是一个单调的上升沿），为获得一个单调的上升沿，以更直观的说明问题，暂把电容模型直接并在时钟输入与PCB的地之间。可以看到下面的波形情况：

而对芯片来说，接收端的信号是相对内部地的。也就是说对于芯片A来说，它认为输入时钟是信号与内部地的差。即芯片理解的波形是下面的样子：

可以看到芯片内会认为时钟上有一个回沟，从而造成触发器的二次触发。如果是一个计数器时钟输入的话一个上升沿就会被计为两个上升沿；如果是锁存器的话，就会重新锁存一下数据，这里需要注意，这个回沟会叠加到每一个输入信号端。也就是说二次触发时锁存到的数据可能是错误的数据！

这里仿真的回沟幅度比较大，主要是一次触发后的那个下降沿（对应电感两端的上升沿）。如果情况真的如我们上面看到的波形一样，那芯片怎么还能正常工作呢？？下面来解释一下：其实，上面为了更好的理解对输入的影响，对大家做了一个误导。（今天愚人节，说谎有理^_^）关键就在那个输入端的6pF电容！把这个小电容按实际情况接到芯片内部地上的话，情况就大不一样了。

下面看一下相对PCB地平面输入时钟波形和芯片内部地的电平变化：（高的一条线为输入时钟信号，低的一条为芯片内部地。在9.8ns和10ns分别有一次正向跳变。）

这时，内部认为输入信号电平低然是两者之差：

怎么会这样？回沟完全没有了！？只是在10ns后出现了一个小台阶…下面我们分析一下原因^_^

小台阶的出现是因为芯片B的输入端积累的正电荷反灌了回来，而又不能马上通过电感（电感的电流不能瞬间变化），于是在电感两端产生了一个与输出电压相等的电势。而在9.8ns的时候由于时钟信号的高电平，已经有电流通过输入端小电容，然后又通过电感了。于是电感中已经允许有电流通过，在10ns的时候电流再回灌的话就可以通过电感了，（这个时候前边时钟输入端的小电容基本不过电容了，所以看到前一个波形里时钟会有两个跳变）于是回沟就看不到了（但并不是没有了，图上看不到回沟主要是因为10ns的时候时钟信号在中心电平附近，还和很多条件相关，比如：把输入时钟端的电容设为4pF的话，就又有了一个小回沟，就不细说了，要不今天就甭吃晚饭了^_^）。下面再做一点很小的修改（在时钟信号线或芯片管脚与PCB的地之间有一个小电容1.5pF）：

呵呵，是不是有想吐的感觉？它又出来了…

地弹的测量

地弹要测量芯片内部的地电平变化，总不能割开芯片去测吧？确实是没有办法直接测到，不过，对CPLD或FPGA可以大致的测量内部地弹情况的。可以把某一个管脚设为低电平输出。大多芯片内部地与输出低电平之间的压差是基本不变的。测量这个低电平输出的电压波形就能反应出内部地弹情况了。示波器带宽要够啊！对测试技巧要求也比较高

地弹的规避

通过上面的分析，我们了解了地弹的机理，可以采取一些措施来规避（暂时只能想到这些了）：

设计CPLD或FPGA等逻辑器件的时候尽可能不要同时对大量的输出进行翻转。
输出不要带太多负载。
加始端串阻匹配。相当于增大了开始建的模型里的RL。
终端并联匹配也能起到很好的效果。（电流可以不单走电感了）
对芯片前边的输入也不容忽视，可以看到例中1.5pF小电容的作用（一个小过孔焊盘与地之间的电容也近0.3p*呢。）
芯片制造商也可以
引比较多的地线，减小**。
改进制造工艺，减小LG。（几乎是到头了…）
芯片内部将输入和输出地分开，这样输出引起的地弹就不会影响到输入端了。也就避免了二次触发。
采用差分结构。差分结构里也有电感，但是对差分结构进行分析的话，不难发现电感中的电流在0和1的逻辑状态是方向和大小都不变的。不会有电平翻转后电荷不能通过电感的现象。

地弹的形成，危害及规避措施[转]

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