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Xilinx ISE的时序约束

时间:2017-04-23 11:21:32      阅读:191      评论:0      收藏:0      [点我收藏+]

标签:布局   指标   高性能   综合   指定   ucf   频率   amp   out   

    使用Synplify Pro加时序约束。综合完毕后,可以在ISE中进行布局、布线。需要用.ucf文件指定布局布线的时钟约束。前者可以比后者小。

早期的ISE,两个约束可以继承。现在用的高版本,反而需要分别指定,否则会忽略掉。

    将综合(Synthesis)的频率提高,将布局布线(Place & route)的频率降低,可以提高性能指标。以后者为性能依归。

Xilinx ISE的时序约束

标签:布局   指标   高性能   综合   指定   ucf   频率   amp   out   

原文地址:http://www.cnblogs.com/zdwt/p/6751914.html

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