标签：电路设计 bsp 输出 脉冲 影响 数字 sina class 工作环境
信号在FPGA器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。因 此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。这时，往往会出现一些不正确的尖峰信 号，这些尖峰信号就是“毛刺”。
数字电路中常将毛刺定义为采样间越过逻辑门限一次以上的任何跳变，主要是指电路输出波形中含有时间很短有规律或没有规律的脉冲而又对设计没有用处或产生其他影响。
1．利用冗余项消除毛刺
函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，修改卡诺图，两个卡诺 图圈相切处增加一个冗余的卡诺图圈，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。如对图1 电路的函数为OUT=A·B+C·D，其有冒险函数的卡诺图如图3所示，可以看出图中有卡诺图圆相切的现象，在此相切处增加一项A·B·C·D，即逻辑函 数变为OUT=A·B+C·D+A·B·C·D，此函数将不会有逻辑冒险即毛刺产生。
5．输出端增加输出电容
增加输出滤波，在输出端接上小电容Ｃ可以滤除毛刺，如图6所示。但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。
标签：电路设计 bsp 输出 脉冲 影响 数字 sina class 工作环境
原文地址：http://www.cnblogs.com/daisyuer/p/7455271.html
