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cloc是用perl开发的代码行数统计工具，支持多种编程语言，同样也支持verilog。
之前在sourceforge上开发，现在已经转移到github上。
目前的开发版本为1.66
代码下载网址为：https://github.com/AlDanial/cloc/releases/tag/v1.66
cloc的tar包中自带一个README.md，这个文件用markdown语法写的，已经详细介绍了怎样使用，下面简要说一下怎样使用cloc统计verilog的代码行数
将下载好的文件放到常用工具目录，并且将该目录添加到环境变量path中
f:\test\cloc_res.txt存放的是统计结果
1.统计单个文件
prompt > cloc --force-lang=Verilog-SystemVerilog f:\test\UE_TMP.v > f:\test\cloc_res.txt
1 text file.
1 unique file.
0 files ignored.
https://github.com/AlDanial/cloc v 1.66 T=0.01 s (189.5 files/s, 11178.7 lines/s)
-----------------------------------------------------------------------------------
Language files blank comment code
-----------------------------------------------------------------------------------
Verilog-SystemVerilog 1 11 38 10
-----------------------------------------------------------------------------------
2.统计目录以及子目录文件
prompt > cloc --force-lang=Verilog-SystemVerilog f:\test > f:\test\cloc_res.txt
20 text files.
classified 20 files
20 unique files.
4 files ignored.
https://github.com/AlDanial/cloc v 1.66 T=0.32 s (62.2 files/s, 10019.9 lines/s)
-----------------------------------------------------------------------------------
Language files blank comment code
-----------------------------------------------------------------------------------
Verilog-SystemVerilog 20 173 475 2573
-----------------------------------------------------------------------------------
SUM: 20 173 475 2573
-----------------------------------------------------------------------------------3.对比两个目录的文件
prompt > cloc --force-lang=Verilog-SystemVerilog --diff f:\test\src1 f:\test\src2 > f:\test\cloc_res.txt
20 text files.
classified 20 files
20 text files.
classified 20 files
1: 1 unique file.
2: 2 unique files.
8 files ignored.
https://github.com/AlDanial/cloc v 1.66 T=0.32 s (3.1 files/s, 3.1 lines/s)
-----------------------------------------------------------------------------------
Language files blank comment code
-----------------------------------------------------------------------------------
Verilog-SystemVerilog
same 19 0 475 2566
modified 1 0 0 4
added 0 0 0 4
removed 0 0 0 3
-----------------------------------------------------------------------------------
SUM:
same 19 0 475 2566
modified 1 0 0 4
added 0 0 0 4
removed 0 0 0 3
-----------------------------------------------------------------------------------可以看到，对比的还是比较全面，修改了1个文件，修改4行代码，增加了4行代码，删除了3行代码
打开UE的高级工具选项卡，添加cloc的命令，配置如下
打开一个verilog文件，执行cloc的高级工具或者，按 ctrl+shift+2的快捷键，就可以快速统计出该文件的代码注释等信息
要实现该功能，需要依靠脚本做一些工作，我做了一个cloc的脚本，添加到了脚本列表当中，并且该脚本的快捷键为 alt+f9
脚本的代码在
http://www.micrortl.com/svn/repos/zme/backup/UE/HDL_script/
用户名和密码都是 viewer
脚本默认要使用f:\test\cloc_cmd.bat的文件，第一次使用的话，请在该目录新建一个空文件
在ue中执行 clock.js 的脚本，首先脚本弹出的是是否要对比，点击y确认。
接下来分别输出两个文件或者文件夹的路径，确定之后，输出框就会弹出对比结果。
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原文地址：http://www.cnblogs.com/haitaox/p/7645112.html
