标签：信号 bsp blank 负载 参与 代码 时钟 new 状态
GTS：Global 3-state buffer delay 全局使能，三态
GCK：Global Clock buffer delay 全局时钟
GSR：Global set/reset buffer delay 全局复位
全部可以当GPIO使用
CPLD新手请教-管脚功能和分配 |
| 作者：songyifang 栏目：EDA技术 |
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1.请问在XILINX的XC9572XL有: I/O/GCK1,I/O/GCK2,I/O/GCK3 I/O/GTS1,I/O/GTS2, I/O/GSR 这些所谓的全局管脚有什么特殊用途呢?应该怎么使用呢?是否为多种功能重载管脚? 2.请问编写好VHDL代码后,采用自动分配管脚合适呢还是手动比较好呢? 如果在代码没有写出之前,就任意分配了管脚是否会导致布线不通呢? 一般管脚分配的原则是什么呢? 谢谢! |
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| 作者： 吴明诗 于 2006/9/5 9:21:00 发布： re 上述管脚除了可以做为普通的io也可以作为你说的第二功能，其实还是io，只不过是时钟，使能，复位这些敏感信号用。任意分配了管脚，当规模比较大的时候，容易导致不线不通，一般情况下没什么问题。 |
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| 作者： songyifang 于 2006/9/5 22:09:00 发布： 谢谢,能再具体点吗? 时钟，是指提供给cpld的吗?别人说的使用counter来延时就是基于这三个时钟吗？什么时候作为时钟用，什么时候又作为I/O呢？通过什么来选择还是自动选择呢？ 使能,是指CPLD的使能还是其他呢？为什么需要有两个呢？通过什么来选择还是自动选择呢？ 复位,是指复位CPLD吗？还是其他？ 谢谢，由于是新手很多不太了解，看数据手册没看明白，希望大家能解答下! |
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| 作者： 吴明诗 于 2006/9/7 17:12:00 发布： clk也是输入呀，只不过这个信号看起来重要些。 cpld最大的就是个灵活性。你想用别的管脚坐clk，en，rst也行，可能速度稍慢些而已。 |
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| 作者： greenskie 于 2006/9/8 23:56:00 发布： to songyifang 之所以称之为全局时钟和全局复位，是因为对于CPLD或者FPGA而言，全局时钟和全局复位管脚所处的位置，以及在内部使用的资源是非常适合做时钟和复位信号的，时钟和复位都会带很高的高负载（就是在内部会接到很多的触发器上，接得越多所带的负载就越大），所以一般CPLD或者FPGA在这些管脚内部都做了特殊处理（像加了全局BUFFER等），所以一般只要是时钟的话就接到全局时钟端（这样的电路实现的时钟树网络是最优的），只要是复位就接到全局复位端。 希望大家多多交流！！ |
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| 作者： hypetrel 于 2006/9/13 12:19:00 发布： 复位引脚如何使用？ 复位信号的有效状态是高还是低，是自己定义的还是芯片本身就已经有默认的了？用法和其他io口一样由外部输入信号吗？ |
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转载自：http://www.dzsc.com/dzbbs/20060913/200765203645109661.html
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