标签：io os 使用 ar 文件 数据 2014 art 问题
今天摸索了一下hdl coder的使用方法，各个步骤主要是照猫画虎，有些地方还是不理解，先总结一下：
1.要想调用quartus或者Xilinx综合布局布线需要先设置，设置的方法有两种，命令窗口输入
hdlsetuptoolpath(‘ToolName‘, ‘Altera Quartus II‘, ...
‘ToolPath‘, ‘D:\altera\10.1\quartus\bin\quartus.exe‘);或者在matlab安装目录下找到toolbox\local新建一个startup.m把这条命令写进去，如果用的是quartus只需要把路径改一下，赛灵思的话就把工具名路径都改一下（startup.m也可以加其他命令，matlab会在启动时执行，比如把默认路径给改成经常使用的地址，等等）。
2.目录切换到工程目录下后，在命令行输入hdlcoder就会启动，输入工程名，工程路径，保存就建好工程了，这时候在matlab的右边会有一个提示框，分成两部分，function和test bench 把两个文件分别添加进来。
3.点击workflow advisor 就进入转换界面，我认为转换主要有3大块，1.浮点转定点。2.生成hdl文件。3.仿真文件生成。至于综合布局布线还是用quartus或者xilinx比较好，更顺手。分点来说，1.浮点转定点，转之前先执行第一步 define input types， 如果文件没问题的话运行一下就自动捕获到输入数据类型了。在定点转化之前，先固定一个长度，设置建议长度，有两个长度，一个是小数长度，一个是数据位宽，也就是生成Verilog后寄存器型数据的长度。毫无疑问肯定是固定小数长度选建议数据位宽了，看数据手册貌似有4%的余量，没有深究，之后点simulation就会仿真，仿真过程软件自动捕获数据范围并给出合理的位宽，当然如果觉得不合适还可以手动修改只需要在建议位宽处点击便会出现对话框更改。之后就是生成定点数表示的matlab程序，然后就是检查定点化的设计跟浮点设计相比的误差，会有相应的报告。当然选的位宽越大那误差相应就越小了。
4.转完定点就是hdl生成了，hdl生成有很多选项，其中我认为最主要的就是优化选项，包括pipeline的设置，资源共享，循环的展开等等，但是看了个视频人家可以用streaming减少乘法器和加法器的数量，但是我找不到streaming选项，不知道是版本的问题？（我用的2014a，视频用的2012a）还是其他问题，用user guide里的例子发现不是太复杂的例子就消耗了fpga25个乘法器，如果能找到优化办法就比较好了。算法设计中资源和速度的瓶颈就在于加法器乘法器，能够提高的话系统的速度就会上去。
5.仿真文件不仅包含hdl文件，还可以生成cosimulation文件matlab和modelsim同时仿真用得到，还有fpga-in-the-loop仿真文件，是matlab和fpga硬件的协同仿真需要的文件，暂时还用不到，不去深究。
6.把整个流程走了一遍，但是问题还有，需要下面进一步研究。
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原文地址：http://www.cnblogs.com/lianjiehere/p/3966844.html
