标签：加载 无法 src 时钟 一个 带来 时延 通过 rcc
1、使用FPGA做为外部控制器的总线译码时，将总线时钟接在全局时钟脚上（MRCC）,就算接在了局部时钟（SRCC）上，也要通过BUFG转为全局时钟走线，否则会因为local clk到各部分的时延较大引起各种问题（时序不稳、观测信号无法正常加载等，血泪教训！）
2、VIO使用时要注意IO及信号走向要在同一时钟域，一个VIO的信号跨时钟域会带来不可预知的问题（时序、时序！！！）
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原文地址：http://www.cnblogs.com/dlutccj/p/7788881.html
