标签:log 识别 output block 介绍 design 控制器 src zed
最近由于项目需要,要将bit文件固化到zedboard的flash中,使程序上电自启,断电不丢失。
我们知道,一般板级调试的时候都是直接下载bit流到FPGA就行,固化到Flash的话,也是先生成.mcs文件,然后下载到Flash即可。
但是在经过反复尝试之后,发现对zynq系列好像行不通。
why?这得从zynq的启动流程说起。
ZYNQ7000 SOC 芯片可以从 FLASH 启动,也可以从 SD 卡里启动, 本节介绍程序 FLASH 启动的方法。Zynq7000 SOC 芯片上电后,最先运行的是ARM端系统(PS)。然后再通过ARM系统软件部分加载FPGA的比特流文件.bit至FPGA(PL),配置FPGA PL端的逻辑功能。ZYNQ 系统的启劢流程如下:
经过以上两个阶段,PL端配置程序及应用程序才开始运行。
使用SDK 工具一步步生成 FSBL 代码和可执行文件,结合代码可知 FSBL 主要做了如下工作:
因此,对于Zynq系列的FPGA芯片来说,固化到Flash中的bit文件需要一个引导程序(也就是FSBL),才能被用来配置PL。实际上,FSBL会作为BootLoader和bit文件一起合成一个.bin或者.mcs文件,然后下载到Flash中,过程如下:
你应该已经有了一个完整的工程,接下来你需要添加并配置PS端,生成新的bit文件:
(1)建立一个新的块设计(Create Block Design)
(2)添加ZYNQ7 Processing System
(3)双击所添加的zynq7,配置peripheral I/O,我们只保留Quad SPI Flash
(4)在 Diagram 界面里点击"Run Block Automation"完成对 ZYNQ7 Processing System IP核的配置,生成外部 ZYNQ 系统的外部链接 IO 管脚。
(5)在 Source 窗口中选中 design_1.bd,右键并先后选择Generate Output Projects 和 Create HDL Wrapper 选项,生成顶层文件design_1_wrapper。
(6)在顶层文件中例化我们原来的工程;(特别注意:要将原来工程的外部引脚也例化为现在顶层工程的I/O,并配置好约束)。
(7)重新生成bit流。
(8)Export to Hardware(包含bitstram 文件),Launch SDK,暂时告别VIVADO,进入SDK进行操作。
(1)进入SDK 开发环境后,点击菜单 File -> New -> Application Project。
(2)点击next,选择Zynq FSBL
(3)接下去我们要把 FSBL 可执行文件,FPGA PL的bit比特流文件和PS应用程序结合成一个 Bin 文件或Mcs文件。
选择菜单 Xilinx Tools->Create Boot Image:
选择output.bif的存放地址,选择生成bin文件还是mcs文件,然后依次添加zynq_fsbl.elf(BootLoader)、bit文件、应用程序elf文件(这个如果没有可以省略),最终生成用于固化的bin或者mcs文件。
(4)将生成的bin或者mcs文件下载到Flash(经过验证,这两种类型的文件都可以)
开发板上电,选择菜单 Xilinx Tools->Program Flash:
加载文件:
(5)点击Program,出现如下信息,则成功。然后断电,切换板子的启动方式,然后重新上电就会发现板子自动配置完成的灯亮了,搞定!
注意:若出现以下信息,排除掉Jtag线缆的问题之后,可能的原因是之前同时连接过多个开发板,导致识别出来的芯片型号有不止一个,然后它就检测到JTAG断开(我就是这个问题)。
解决方法很简单:关掉SDK,重新打开,重新Program Flash即可。
参考连接:1.https://blog.csdn.net/taowei1314520/article/details/78595482
2.https://blog.csdn.net/fengyuwuzu0519/article/details/80411894
Zynq系列FPGA如何固化bit文件到QSPI_Flash
标签:log 识别 output block 介绍 design 控制器 src zed
原文地址:https://www.cnblogs.com/ylsm-kb/p/9456534.html