Makefile——概述

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一个项目，拥有成百上千的源程序文件，编译链接这些源文件都是有规则的。Makefile是整个工程的编译规则集合，只需要一个make命令，就可以实现“自动化编译”。make是一个解释makefile中指令的命令工具，一般来说，大多数的IDE都有这个命令，比如：Delphi的make，Visual C++的nmake，Linux下GNU的make。

涉及到的编译（严格上讲是4个过程，预处理、编译、汇编、链接）在之前的文章中都有介绍。

make工作原理

通常在一个项目里，我们的规则是：

①如果这个工程没有编译过，那么我们的所有C文件都要编译并被链接。

②果这个工程的某几个C文件被修改，那么我们只编译被修改的C文件，并链接目标程序。

③如果这个工程的头文件被改变了，那么我们需要编译引用了这几个头文件的C文件，并链接目标程序。

只要我们的Makefile写得够好，我们只用一个make命令就可以完成，make命令会自动智能地根据当前的文件修改的情况来确定哪些文件需要重编译，从而自己编译所需要的文件和链接目标程序。

Makefile的规则

target ... : prerequisites ...
command

target：也就是一个目标文件，可以是Object File，也可以是执行文件。还可以是一个标签（Label）。

prerequisites：就是要生成那个target所需要的文件或是目标。

command：也就是make需要执行的命令。（任意的Shell命令）

这是一个文件的依赖关系，也就是说，target这一个或多个的目标文件依赖于prerequisites中的文件，其生成规则定义在command中。说白一点就是说，prerequisites中如果有一个以上的文件比target文件要新的话，command所定义的命令就会被执行。这就是Makefile的规则。也就是Makefile中最核心的内容。

示例代码

exec : a.o b.o                                           
        gcc -o exec a.o b.o                               

a.o : a.c common.h                                           
        gcc -c a.c                                                
b.o : b.c  common.h                                                  
        gcc -c b.c                                                    
clean :                                                                  
        rm exec a.o b.o

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这里有个clean需要特别注意。代码中clean没有被第一个目标文件直接或间接关联，那么它后面所定义的命令将不会被自动执行，不过，我们可以显示要make执行。即命令“make clean”，以此来清除所有的目标文件，以便重编译。

Make工作流程

①make会在当前目录下找名字叫“Makefile”或“makefile”的文件。

②如果找到，它会找文件中的第一个目标文件（target），在上面的例子中，他会找到exec这个文件，并把这个文件作为最终的目标文件。

③如果exec文件不存在，或是exec所依赖的后面的 .o 文件的文件修改时间要比exec这个文件新，那么，他就会执行后面所定义的命令来生成hexec这个文件。

④如果exec所依赖的.o文件也不存在，那么make会在当前文件中找目标为.o文件的依赖性，如果找到则再根据那一个规则生成.o文件。类似于堆栈的过程

⑤当然，我们的C文件和H文件都存在，于是make会生成 .o 文件，然后再用 .o 文件生成可执行文件exec

Makefile变量 & 自动推导

示例代码

exec : a.o b.o                                           
        gcc -o exec a.o b.o                               

a.o : a.c common.h                                           
        gcc -c a.c                                                
b.o : b.c  common.h                                                  
        gcc -c b.c                                                    
clean :                                                                  
        rm exec a.o b.o

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变量

这个makefile中有很多重复性内容，比如“a.o b.o”。 如果我们的工程需要加入一个新的[.o]文件，那么我们我们好几个地方都需要修改原来的makefile。当然，我们的makefile并不复杂，所以在两个地方加也不累，但如果makefile变得复杂，那么我们就有可能会忘掉一个需要加入的地方，而导致编译失败。所以，为了makefile的易维护，在makefile中我们可以使用变量。makefile的变量也就是一个字符串，完全可以理解成C语言中的宏。

变量定义方式：

变量名 = 值

改良后的makefile

objects =  a.o b.o
exec : $(objects)                                        
        gcc -o exec $(objects)                              

a.o : a.c common.h                                           
        gcc -c a.c                                                
b.o : b.c  common.h                                                  
        gcc -c b.c                                                    
clean :                                                                  
        rm exec $(objects)

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自动推导

make很强大，它可以自动推导文件以及文件依赖关系后面的命令，于是我们就没必要去在每一个[.o]文件后都写上类似的命令，因为，我们的make会自动识别，并自己推导命令。只要make看到一个[.o]文件，它就会自动的把[.c]文件加在依赖关系中，如果make找到一个a.o，那么a.c，就会是a.o的依赖文件。并且 gcc -c a.c 也会被推导出来，于是，我们的makefile再也不用写得这么复杂。

改良后makefile

objects =  a.o b.o
exec : $(objects)                                        
        gcc -o exec $(objects)                              

$(objects): common.h                                           
                                                        
clean :                                                                  
        rm exec $(objects)

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Makefile——概述

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原文地址：https://www.cnblogs.com/kelamoyujuzhen/p/9465474.html