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jchdl对Verilog做了增强，增加了用户自定义结构体类型。使用自定义结构体，可以对输入和输出接口进行分类，并简化模块输入输出接口的定义。
参考链接
1.创建And2.java, 并生成构造方法和logic()方法
略
2. 根据逻辑原理，添加输入输出接口
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输入输出线作为类成员存在。使用注解标明是input port还是output port。
可以看到这里有一个类型为Abs的输入接口s。类型Abc实现自Structure接口，内部定义了一组成员：
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注意点：
- Structure内部成员不声明input/output属性，在Module中使用的时候声明，如此结构体所有成员具有同样的输入和输出属性。
3. 在构造方法中搜集输入输出线并调用construct()方法
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首先调用父类即Module类的构造方法，以构建模块hierarchy。
然后逐个把输入输出参数与input/output port对应上。
然后调用construct()方法构造模块（调用一次logic()方法，搜集模块的assign/always代码块、子模块）。
4. 在logic()方法中创建assign/always代码块，以及子模块
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包含两个And子模块。可以看到这里直接使用s.a, s.b, s.c。
5. 创建inst静态方法方便后续使用
略
6. 创建main方法执行验证
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运行结果为：
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7. 生成Verilog
生成定制化模块名：
略
调用toVerilog()方法生成Verilog实现。
略
执行结果如下：
可以看到这里生成的输入输出接口名称进行了转换，使用结构体变量名为前缀。
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? jchdl - RTL实例 - And2（结构体的使用）
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原文地址：https://www.cnblogs.com/wjcdx/p/9938497.html
