IC攻城狮求职宝典05钜泉光电笔试题

标签：简单   相对   时序约束   时钟   ext   async   建立   def   d3d   

2. 画出下面RTL code 的逻辑电路图？
   
   解析：
   
   生成latch

思考题：以上代码会生成锁存器。这在典型的电路设计中，是要避免的。

3. 建立时间和保持时间的概念？不考虑时钟偏移(clock skew)和时钟抖动(clock jitter)，下图setup timing和hold timing应满足的关系？
   解析：

建立时间：对于寄存器，数据必须提前于时钟沿带来之前多长时间到来并稳定，才能保证数据的采集不出问题。
保持时间：对于寄存器数据必须在时钟沿之后再继续保持多长时间，才能使得数据的采集不会出问题。
Tcycle-Tpd-Tcq-Tsetup+Tcd>0
Tpd+Tcq-Tcd-Thold>0

4. 解释下面代码：
   typedef volatile unsigned long RP;
   #define do(reg,data) (RP)(reg) = data

解析：C语言的基本语法

IC攻城狮求职宝典05钜泉光电笔试题

标签：简单   相对   时序约束   时钟   ext   async   建立   def   d3d   

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