EDA : quartus2 17.1lite + modelsim +verilog 使用流程

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首先

 

然后填充好自己写的代码

之后save as 存到自己的文件夹

会自动弹出

 

配置

 

 

Assignments settings

 

之后第一次编译

成功后processing start  start testbench template writer

之后去保存的文件下，下面有一个simulation文件夹，找到XXX.vt文件，打开，save as XX_test_tb.v  。（注意saveas到顶层文件夹下）  修改其中内容为自己设计好的test文件

之后再次到qutartus 编译

成功后tools netlist viewer rtlviewer  可以看到rtl网表图。

 

之后tools runsimulationtools  rtl级模拟

弹出

 

Tools options general edatooloptions

添加modelsim altera的路径

这里一般是和quartus绑定在一起，自己找一下，比较好找。

 

之后tools runsimulationtools  rtl级模拟

然后又出现问题，找不到test_tb

再回到qutartus。

Assignments settings

 

Test benches new

File name 添加刚刚的顶层test_tb文件

注意别忘了填写testbenchname

 

 

之后重新编译

之后tools runsimulationtools  rtl级模拟

Simulate start simulation  work选择test_tb

添加wave，查看（注意这里单位是ps，所以可能要run很长时间才能有变化，要灵活运用那个缩小镜）

EDA : quartus2 17.1lite + modelsim +verilog 使用流程

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原文地址：https://www.cnblogs.com/lqerio/p/11117613.html